文章目录 一、问题描述二、verilog源码三、仿真结果 一、问题描述 实现下面卡诺图中的逻辑功能。 模块声明 module top_module ( input [4:1] x, output f ); 思路: 写出积之和表达式,再做简化。 二、verilog源码 module top_module (input [4:1] x,output f)