《writing testbnech》中介绍了systemverlilog 验证环境 6 种包文件的方式，原文如下：

There are six different ways to include a source file into a SystemVerilog simulation:

1. Specify the filename on the command line.
2. Specify the name of a file containing a list of filenames, using the -f option.
3. Specify a directory to search for files likely to contain the definition of a missing module, using the -y option. The files used in the simulation depend on the +libext command-line option.
4. Specify the name of a file that may contain the definition of missing modules, using the -v option.
5. Include a source file inside another using the `include directive. The actual file included in the simulation depends on the +incdir commmand-line option.
6. Locate files in virtual libraries specified in a library search order in a configuration.

中文解析：

1. 可以在在命令行上指定文件名。

2. 也可以使用-f选项指定包含文件名列表的文件名。

3. 可以使用-y选项指定一个目录来搜索可能包含缺失模块定义的文件。仿真中使用的文件类型取决于+libext命令行选项。

    -y选项通常用于指定库文件的搜索路径，这些库文件包含已编译的模块或封装的IP核，而不是头文件。头文件则更侧重于源代码中的定义和声明。+libext用于指定扩展名，比如：+libext+.sv，而 vcs默认的扩展名为.v
   

4. 可以使用-v选项指定可能包含缺失模块定义的文件名。

5. 可以使用`Include指令将源文件包含在另一个文件中。仿真中包含的实际文件取决于+incdir命令行选项。

     +incdir+选项：用于指定头文件的搜索路径，头文件指常用定义、宏、类型声明和模块声明的文件。
   

6. 在配置中按库搜索顺序指定的虚拟库中查找文件，即按顺序包要搜索的文件路径。