ZYNQ7010_7020_硬件LVDS设计
- ZYNQ7010_7020_硬件LVDS设计
- 1.版本说明
- 2.概述
- 3.目标
- 4.硬件设计
- 5.IO SERDES
1.版本说明
日期 | 作者 | 版本说明 |
---|---|---|
20240916 | 风释雪 | 初始版本 |
2.概述
当我们使用ZYNQ7010/15/20的时候,本身BANK只支持HR,不支持HP, 如图:
如果需要实现类似7:1,TMDS,或者自定义的LVDS,需要对HR bank进行特定的电压
设计,以满足功能需求。
3.目标
使用ZYNQ7010/7020实现LVDS7:1信号输入
4.硬件设计
HR BANK 电压设置为 2.5v, 使用LVDS_25代替LVDS,实现LVDS7:1输入
5.IO SERDES
如果需要使用IO serdes,还需要根据UG471文档确定 bank参考电阻、参考电压需求。
如图LVDS_25,不需要使用VREF
k参考电阻、参考电压需求。
如图LVDS_25,不需要使用VREF
5.参考文档
- ds190-Zynq-7000-Overview
- ds187-XC7Z010-XC7Z020-Data-Sheet
- ug471_7Series_SelectIO