1. 项目概述从“黑盒子”到清晰逻辑在数字电路的世界里组合逻辑电路就像是最基础、最纯粹的“积木”。它没有记忆当下的输出完全由当下的输入决定像一个反应迅速的“即时翻译器”。无论是你手机计算器里的一次加法运算还是电梯根据你按下的楼层按钮决定运行方向背后都有组合逻辑电路在默默工作。这个项目的核心就是深入这个“翻译器”的内部掌握两门核心手艺分析与设计。分析是给你一个现成的电路让你能看懂它到底在干什么设计则是给你一个具体的任务需求让你从零开始搭建出能完成这个任务的电路。这不仅是电子工程、计算机硬件、自动化等专业学生的必修课更是所有硬件爱好者、创客乃至软件工程师理解计算机底层运作的基石。掌握了它你就能从只会使用芯片进阶到理解甚至创造功能模块无论是优化一个简单的开关控制还是为你的机器人项目设计一个专用的控制核心都将游刃有余。2. 核心概念与理论基础布尔代数的实战舞台在动手拆解电路之前我们必须统一语言和规则。组合逻辑电路的一切都建立在布尔代数这个二值逻辑系统之上。2.1 逻辑变量与基本运算这里的世界只有“真”和“假”通常我们用1和0或者高电平和低电平来表示。三个最基本的逻辑运算构成了所有复杂逻辑的基石与AND所有输入都为1时输出才为1。好比一个串联电路所有开关都闭合灯才会亮。逻辑表达式F A · B。或OR至少有一个输入为1时输出就为1。好比一个并联电路任意一个开关闭合灯就会亮。逻辑表达式F A B。非NOT输出是输入的反相。输入1则输出0输入0则输出1。好比一个反相器。逻辑表达式F A’。注意这里的“”和“·”是逻辑运算符号不是算术加法和乘法。11在布尔代数中结果仍然是1逻辑或这与算术截然不同。由这三种基本运算可以组合出更常用的复合运算如与非NAND、或非NOR、异或XOR、同或XNOR。其中与非和或非被称为“万能逻辑门”理论上仅使用一种类型的门电路就能实现任何逻辑功能这在集成电路设计中具有重要意义。2.2 描述逻辑关系的三大工具我们如何清晰地表达一个逻辑功能呢主要有三种工具真值表这是最直观、最不易出错的方法。它穷举所有可能的输入组合并列出对应的输出值。对于n个输入真值表有2^n行。在设计初期明确真值表是至关重要的一步。逻辑表达式使用布尔变量和运算符将逻辑关系公式化。它更简洁便于进行代数化简和推导。从真值表可以推导出逻辑表达式反之亦然。逻辑电路图用逻辑门符号将表达式图形化是最终实现的蓝图。它直接对应着实际的硬件连接。这三种工具构成了分析设计的闭环需求 - 真值表 - 逻辑表达式 - 电路图 - 实现。分析和设计的过程就是在这三者之间熟练转换。2.3 逻辑化简追求优雅与高效直接根据真值表写出的逻辑表达式通常为标准与或式或标准或与式往往不是最简形式可能包含冗余项。一个复杂的电路意味着更多的芯片、更长的信号延迟、更高的功耗和成本。因此逻辑化简是设计的核心环节。代数化简法利用布尔代数的基本定律和公式如吸收律、冗余律、德摩根定理等进行推导。这种方法灵活但对技巧和经验要求高且难以判断是否已化到最简。卡诺图化简法这是工程上最实用、最直观的图形化简工具。它将真值表重新排列成一个方格图通过画圈合并相邻的最小项能直观、系统地找到最简与或表达式。对于4变量及以下的逻辑函数卡诺图几乎是手工作业的首选。实操心得很多初学者会跳过卡诺图觉得列表达式直接画电路也行。但一个化简不当的电路在信号竞争、毛刺抑制和后续时序电路配合上会埋下大坑。花半小时用好卡诺图可能省下后期数天的调试时间。对于超过4变量的情况可以借助计算机辅助设计工具但其底层原理依然是这些经典方法。3. 组合逻辑电路的分析流程逆向工程的艺术分析就是面对一个未知电路搞清楚它“能做什么”。这个过程是严谨的逆向推导。3.1 分析的标准步骤以一个具体的电路为例假设我们拿到一个由几个与非门构成的电路图。逐级写出逻辑表达式从输入级开始根据每个逻辑门的类型写出其输出端的表达式。将前一级的输出作为后一级的输入代入逐步推导直到得到最终输出F关于原始输入A, B, C...的表达式。技巧在图纸上标出每个中间节点的变量名如P1, P2可以极大减少推导错误。化简与变换表达式得到的初始表达式可能很复杂利用布尔代数公式或德摩根定理进行化简将其转化为更清晰的形式如最简与或式。列出真值表根据化简后的表达式枚举所有输入组合计算对应的输出值填入真值表。这是验证你表达式推导是否正确以及理解功能的关键一步。确定逻辑功能观察真值表的规律用文字描述该电路所实现的逻辑功能。例如你可能会发现“当输入中有奇数个1时输出为1”——这就是一个奇偶校验器的功能或者“当输入为特定几个编码时输出为1”——这可能是一个译码器。3.2 分析实例破解一个简单控制电路假设我们分析一个电路其最终化简表达式为F A’B AB’。列出真值表ABF000011101110功能描述观察真值表当A和B不相同时输出F为1相同时输出为0。这正是异或XOR逻辑的功能。所以我们分析出该电路实现了一个异或门。避坑指南在逐级推导表达式时最容易出错的地方是“非”号的传递和处理尤其是使用与非、或非这类复合门时。务必熟练运用德摩根定理(AB)’ A’ B’(AB)’ A’B’。一个稳妥的方法是先不管整体非号写出门内部分的与/或关系最后再处理顶层的非。4. 组合逻辑电路的设计流程从需求到实现设计是分析的逆过程也是更具创造性的工作。目标是将一个用文字描述的需求转化为一个最优化的电路。4.1 设计的标准步骤假设我们需要设计一个“三人表决器”A、B、C三人投票同意为1反对为0。表决通过输出F1的条件是至少两人同意。逻辑抽象定义变量明确输入和输出。输入A, B, C每人一票。输出F表决结果。均为二值逻辑变量。列出真值表根据功能描述穷举所有8种输入组合并确定对应的输出。ABCF00000010010001111000101111011111写出逻辑表达式根据真值表使F1的输入组合有4项。写出这些最小项之和标准与或式F A’BC AB’C ABC’ ABC化简逻辑表达式使用卡诺图进行化简。画出三变量卡诺图在对应最小项位置011, 101, 110, 111填1。画圈合并相邻的1。我们可以合并出一个2×2的圈包含ABC, AB’C, A’BC, ABC? 这里需要仔细画图。实际上正确的合并是圈住ABC, AB’C, ABC’, A’BC这四个项不它们并不全部相邻。更优的合并方式是圈ABC, AB’C, A’BC, ABC’让我们重新排列卡诺图。 标准的3变量卡诺图顺序是00, 01, 11, 10。 对应项A’BC(011),AB’C(101),ABC’(110),ABC(111)。 在卡诺图上ABC(111) 和AB’C(101) 是上下相邻可合并为AC。ABC(111) 和A’BC(011) 是左右相邻不在卡诺图上第一行和最后一行也视为相邻。ABC’(110)和ABC(111)左右相邻可合并为AB。A’BC(011)和ABC(111)合并为BC。 实际上通过卡诺图化简最简与或式为F AB AC BC。这个结果非常直观只要任意两人的投票是同意结果就通过。画出逻辑电路图根据最简表达式F AB AC BC我们可以用与门和或门来实现。需要三个二输入与门分别计算AB、AC、BC。需要一个三输入或门将上述三个与门的输出相加。将输入A, B, C连接到对应与门再将与门输出连接到或门或门输出即为F。选择器件并实现根据现有芯片如74系列TTL芯片或4000系列CMOS芯片选择合适的门电路进行搭接。例如可以使用一片74LS08四2输入与门和一片74LS32四2输入或门的一部分来实现。注意或门是三输入我们需要用两个2输入或门组合而成(ABAC) BC。4.2 设计中的多解性与优化上述设计得到了一个与或表达式。但这不是唯一解。表达式形式的转换我们还可以得到最简或与表达式。通过卡诺图上圈0的方法得到F (AB)(AC)(BC)。这个表达式可以用三个或门和一个与门实现。两种方案在逻辑上是等价的但门电路的种类和数量不同在实际工程中需要根据手头元件、信号延迟、驱动能力等因素进行选择。单一门类型实现为了统一采购和简化PCB设计有时要求全部使用同一种门电路比如全部使用与非门。这时就需要将表达式进行变换。利用双重否定和德摩根定理可以将任何表达式转化为仅由与非门构成的形式。对于F AB AC BC我们先将其转化为“与非-与非”式F [(AB AC BC)’]’// 双重否定 [(AB)’ · (AC)’ · (BC)’]’// 应用德摩根定理看最外层整体又是一个“非”即又是一个与非门只不过输入是三个与非门的输出。因此整个电路可以用四个二输入与非门实现前三个分别计算(AB)’,(AC)’,(BC)’第四个将这三个输出作为输入实现一个三输入的与非运算最终输出F。实操心得在设计环节真值表一定要反复核对确保完全符合需求描述。卡诺图化简时圈要尽可能大数量尽可能少但每个“1”都必须被圈到除非是无关项。圈完后最好将化简后的表达式再推回真值表验证一遍这是杜绝设计错误最有效的方法。另外全部使用与非门或或非门的设计虽然增加了门的数量但降低了物料管理成本提高了电路的一致性在批量生产中往往是更优选择。5. 中规模集成组合逻辑器件应用在实际工程中我们很少从最基础的门电路开始搭建一切。更多的是使用成熟的中规模集成MSI电路它们将一些常用、标准的组合逻辑功能封装在一个芯片里如编码器、译码器、数据选择器、加法器、数值比较器等。用它们来设计就像用高级语言编程代替汇编语言效率更高。5.1 使用译码器实现逻辑函数译码器如3线-8线译码器74LS138能将n位二进制输入译码成2^n个互斥的低有效或高有效输出。它的每个输出端实际上对应输入变量的一个最小项的非或原变量。设计方法如果我们有一个逻辑函数已经写成了最小项之和的形式例如F(A,B,C) Σm(1,3,5,7)。那么我们可以将输入变量A,B,C连接到译码器的地址输入端。将译码器对应的输出端Y1’, Y3’, Y5’, Y7’连接到一个与非门的输入端。与非门的输出就是F。 原理是F m1 m3 m5 m7 (m1’ · m3’ · m5’ · m7’)’。而译码器的输出Y_i’ 正是最小项m_i的非。5.2 使用数据选择器实现逻辑函数数据选择器MUX相当于一个单刀多掷开关能从多路输入数据中选择一路送到输出。一个2^n选1的MUX有n个地址选择端。设计方法将逻辑函数的输入变量接到MUX的地址端和数据端。具体有两种方式代数法将函数展开成与MUX地址变量相关的形式确定各数据输入端的接法接0、1或某个变量。卡诺图法更直观。画出函数的卡诺图根据地址变量划分卡诺图区域每个区域对应的输出值就是对应数据输入端的接法。例如用一个8选1 MUX如74LS151实现三人表决器函数F AB AC BC。将A,B,C接地址端A2,A1,A0。对比真值表当地址为000,001,010时F0对应数据端D0,D1,D2接地0当地址为011,101,110,111时F1对应数据端D3,D5,D6,D7接高电平1D4对应地址100F0也接地。注意事项使用MSI器件时务必仔细阅读芯片数据手册关注其使能端、输出有效电平高有效还是低有效、电源电压和扇出能力。例如74LS138是低有效输出且有三个使能端必须全部满足条件芯片才工作。忽略使能端是新手最常见的错误会导致芯片“不工作”的假象。6. 组合逻辑电路中的竞争与冒险这是理论设计通向稳定可靠硬件必须跨越的一道坎。竞争冒险是纯组合逻辑电路在输入信号变化时由于路径延迟不同导致输出出现短暂错误脉冲毛刺的现象。6.1 竞争与冒险的成因假设有一个简单电路F A A’。理论上无论A是0还是1F恒为1。但在实际中非门存在延迟t_pd。当A从0跳变到1时A本身变为1而A’由于非门延迟会短暂地保持为1还未变成0于是在极短的时间内出现了A1且A’1的情况通过或门会使输出F产生一个短暂的“0”毛刺因为111这里逻辑错了重新分析FAA当A从0-1A1A由于延迟还是1所以111不会出现0毛刺。这个例子不好。应举F A · A’的例子理论上恒为0。当A变化时A和A’短暂同时为1与门输出会产生一个正向毛刺。更常见的例子是F AB A’C。当BC1时表达式简化为F A A’这就回到了上面的情况在A变化时可能产生毛刺。6.2 冒险的检测与消除代数检测法检查逻辑表达式中是否存在某个变量X同时以原变量和反变量出现且在一定条件下表达式可化简为X X’或X · X’的形式。如果存在则可能产生冒险。卡诺图检测法在卡诺图上如果存在两个合并圈蕴含项彼此“相切”即相邻但不相交则相切处可能发生冒险。消除方法增加冗余项在相切处增加一个合并圈覆盖相邻的最小项。例如对于F AB A’C当BC1时存在冒险。增加冗余项BC则函数变为F AB A’C BC。当BC1时无论A如何变化BC1都能保证输出恒为1消除了毛刺。这个冗余项在卡诺图上就是连接两个相切圈的“桥”。输出端接滤波电容在输出端对地接一个小电容几十到几百皮法可以吸收毛刺。但会恶化输出波形边沿增加延迟只适用于低速电路。采用同步时序电路这是最根本的解决方法。使用时钟边沿对组合逻辑的输出进行采样如用D触发器寄存只要毛刺不出现在采样时刻就不会影响系统稳定性。现代数字系统几乎都采用这种方式。踩坑实录早期我曾用组合逻辑设计一个控制信号生成器仿真完全正确但烧录到FPGA后系统偶尔会误动作。用逻辑分析仪抓取信号发现了纳秒级的毛刺。问题就出在没有考虑竞争冒险。后来通过在关键路径插入寄存器同步化问题彻底解决。教训是对于高速电路或可靠性要求高的场合不能只看静态逻辑功能必须进行动态时序分析并对可能存在的冒险进行处理。 
长河君 · 2026/8/6 14:57:20 · 阅读 1.2k 组合逻辑电路：从布尔代数到竞争冒险的完整分析与设计指南
1. 项目概述从“黑盒子”到清晰逻辑在数字电路的世界里组合逻辑电路就像是最基础、最纯粹的“积木”。它没有记忆当下的输出完全由当下的输入决定像一个反应迅速的“即时翻译器”。无论是你手机计算器里的一次加法运算还是电梯根据你按下的楼层按钮决定运行方向背后都有组合逻辑电路在默默工作。这个项目的核心就是深入这个“翻译器”的内部掌握两门核心手艺分析与设计。分析是给你一个现成的电路让你能看懂它到底在干什么设计则是给你一个具体的任务需求让你从零开始搭建出能完成这个任务的电路。这不仅是电子工程、计算机硬件、自动化等专业学生的必修课更是所有硬件爱好者、创客乃至软件工程师理解计算机底层运作的基石。掌握了它你就能从只会使用芯片进阶到理解甚至创造功能模块无论是优化一个简单的开关控制还是为你的机器人项目设计一个专用的控制核心都将游刃有余。2. 核心概念与理论基础布尔代数的实战舞台在动手拆解电路之前我们必须统一语言和规则。组合逻辑电路的一切都建立在布尔代数这个二值逻辑系统之上。2.1 逻辑变量与基本运算这里的世界只有“真”和“假”通常我们用1和0或者高电平和低电平来表示。三个最基本的逻辑运算构成了所有复杂逻辑的基石与AND所有输入都为1时输出才为1。好比一个串联电路所有开关都闭合灯才会亮。逻辑表达式F A · B。或OR至少有一个输入为1时输出就为1。好比一个并联电路任意一个开关闭合灯就会亮。逻辑表达式F A B。非NOT输出是输入的反相。输入1则输出0输入0则输出1。好比一个反相器。逻辑表达式F A’。注意这里的“”和“·”是逻辑运算符号不是算术加法和乘法。11在布尔代数中结果仍然是1逻辑或这与算术截然不同。由这三种基本运算可以组合出更常用的复合运算如与非NAND、或非NOR、异或XOR、同或XNOR。其中与非和或非被称为“万能逻辑门”理论上仅使用一种类型的门电路就能实现任何逻辑功能这在集成电路设计中具有重要意义。2.2 描述逻辑关系的三大工具我们如何清晰地表达一个逻辑功能呢主要有三种工具真值表这是最直观、最不易出错的方法。它穷举所有可能的输入组合并列出对应的输出值。对于n个输入真值表有2^n行。在设计初期明确真值表是至关重要的一步。逻辑表达式使用布尔变量和运算符将逻辑关系公式化。它更简洁便于进行代数化简和推导。从真值表可以推导出逻辑表达式反之亦然。逻辑电路图用逻辑门符号将表达式图形化是最终实现的蓝图。它直接对应着实际的硬件连接。这三种工具构成了分析设计的闭环需求 - 真值表 - 逻辑表达式 - 电路图 - 实现。分析和设计的过程就是在这三者之间熟练转换。2.3 逻辑化简追求优雅与高效直接根据真值表写出的逻辑表达式通常为标准与或式或标准或与式往往不是最简形式可能包含冗余项。一个复杂的电路意味着更多的芯片、更长的信号延迟、更高的功耗和成本。因此逻辑化简是设计的核心环节。代数化简法利用布尔代数的基本定律和公式如吸收律、冗余律、德摩根定理等进行推导。这种方法灵活但对技巧和经验要求高且难以判断是否已化到最简。卡诺图化简法这是工程上最实用、最直观的图形化简工具。它将真值表重新排列成一个方格图通过画圈合并相邻的最小项能直观、系统地找到最简与或表达式。对于4变量及以下的逻辑函数卡诺图几乎是手工作业的首选。实操心得很多初学者会跳过卡诺图觉得列表达式直接画电路也行。但一个化简不当的电路在信号竞争、毛刺抑制和后续时序电路配合上会埋下大坑。花半小时用好卡诺图可能省下后期数天的调试时间。对于超过4变量的情况可以借助计算机辅助设计工具但其底层原理依然是这些经典方法。3. 组合逻辑电路的分析流程逆向工程的艺术分析就是面对一个未知电路搞清楚它“能做什么”。这个过程是严谨的逆向推导。3.1 分析的标准步骤以一个具体的电路为例假设我们拿到一个由几个与非门构成的电路图。逐级写出逻辑表达式从输入级开始根据每个逻辑门的类型写出其输出端的表达式。将前一级的输出作为后一级的输入代入逐步推导直到得到最终输出F关于原始输入A, B, C...的表达式。技巧在图纸上标出每个中间节点的变量名如P1, P2可以极大减少推导错误。化简与变换表达式得到的初始表达式可能很复杂利用布尔代数公式或德摩根定理进行化简将其转化为更清晰的形式如最简与或式。列出真值表根据化简后的表达式枚举所有输入组合计算对应的输出值填入真值表。这是验证你表达式推导是否正确以及理解功能的关键一步。确定逻辑功能观察真值表的规律用文字描述该电路所实现的逻辑功能。例如你可能会发现“当输入中有奇数个1时输出为1”——这就是一个奇偶校验器的功能或者“当输入为特定几个编码时输出为1”——这可能是一个译码器。3.2 分析实例破解一个简单控制电路假设我们分析一个电路其最终化简表达式为F A’B AB’。列出真值表ABF000011101110功能描述观察真值表当A和B不相同时输出F为1相同时输出为0。这正是异或XOR逻辑的功能。所以我们分析出该电路实现了一个异或门。避坑指南在逐级推导表达式时最容易出错的地方是“非”号的传递和处理尤其是使用与非、或非这类复合门时。务必熟练运用德摩根定理(AB)’ A’ B’(AB)’ A’B’。一个稳妥的方法是先不管整体非号写出门内部分的与/或关系最后再处理顶层的非。4. 组合逻辑电路的设计流程从需求到实现设计是分析的逆过程也是更具创造性的工作。目标是将一个用文字描述的需求转化为一个最优化的电路。4.1 设计的标准步骤假设我们需要设计一个“三人表决器”A、B、C三人投票同意为1反对为0。表决通过输出F1的条件是至少两人同意。逻辑抽象定义变量明确输入和输出。输入A, B, C每人一票。输出F表决结果。均为二值逻辑变量。列出真值表根据功能描述穷举所有8种输入组合并确定对应的输出。ABCF00000010010001111000101111011111写出逻辑表达式根据真值表使F1的输入组合有4项。写出这些最小项之和标准与或式F A’BC AB’C ABC’ ABC化简逻辑表达式使用卡诺图进行化简。画出三变量卡诺图在对应最小项位置011, 101, 110, 111填1。画圈合并相邻的1。我们可以合并出一个2×2的圈包含ABC, AB’C, A’BC, ABC? 这里需要仔细画图。实际上正确的合并是圈住ABC, AB’C, ABC’, A’BC这四个项不它们并不全部相邻。更优的合并方式是圈ABC, AB’C, A’BC, ABC’让我们重新排列卡诺图。 标准的3变量卡诺图顺序是00, 01, 11, 10。 对应项A’BC(011),AB’C(101),ABC’(110),ABC(111)。 在卡诺图上ABC(111) 和AB’C(101) 是上下相邻可合并为AC。ABC(111) 和A’BC(011) 是左右相邻不在卡诺图上第一行和最后一行也视为相邻。ABC’(110)和ABC(111)左右相邻可合并为AB。A’BC(011)和ABC(111)合并为BC。 实际上通过卡诺图化简最简与或式为F AB AC BC。这个结果非常直观只要任意两人的投票是同意结果就通过。画出逻辑电路图根据最简表达式F AB AC BC我们可以用与门和或门来实现。需要三个二输入与门分别计算AB、AC、BC。需要一个三输入或门将上述三个与门的输出相加。将输入A, B, C连接到对应与门再将与门输出连接到或门或门输出即为F。选择器件并实现根据现有芯片如74系列TTL芯片或4000系列CMOS芯片选择合适的门电路进行搭接。例如可以使用一片74LS08四2输入与门和一片74LS32四2输入或门的一部分来实现。注意或门是三输入我们需要用两个2输入或门组合而成(ABAC) BC。4.2 设计中的多解性与优化上述设计得到了一个与或表达式。但这不是唯一解。表达式形式的转换我们还可以得到最简或与表达式。通过卡诺图上圈0的方法得到F (AB)(AC)(BC)。这个表达式可以用三个或门和一个与门实现。两种方案在逻辑上是等价的但门电路的种类和数量不同在实际工程中需要根据手头元件、信号延迟、驱动能力等因素进行选择。单一门类型实现为了统一采购和简化PCB设计有时要求全部使用同一种门电路比如全部使用与非门。这时就需要将表达式进行变换。利用双重否定和德摩根定理可以将任何表达式转化为仅由与非门构成的形式。对于F AB AC BC我们先将其转化为“与非-与非”式F [(AB AC BC)’]’// 双重否定 [(AB)’ · (AC)’ · (BC)’]’// 应用德摩根定理看最外层整体又是一个“非”即又是一个与非门只不过输入是三个与非门的输出。因此整个电路可以用四个二输入与非门实现前三个分别计算(AB)’,(AC)’,(BC)’第四个将这三个输出作为输入实现一个三输入的与非运算最终输出F。实操心得在设计环节真值表一定要反复核对确保完全符合需求描述。卡诺图化简时圈要尽可能大数量尽可能少但每个“1”都必须被圈到除非是无关项。圈完后最好将化简后的表达式再推回真值表验证一遍这是杜绝设计错误最有效的方法。另外全部使用与非门或或非门的设计虽然增加了门的数量但降低了物料管理成本提高了电路的一致性在批量生产中往往是更优选择。5. 中规模集成组合逻辑器件应用在实际工程中我们很少从最基础的门电路开始搭建一切。更多的是使用成熟的中规模集成MSI电路它们将一些常用、标准的组合逻辑功能封装在一个芯片里如编码器、译码器、数据选择器、加法器、数值比较器等。用它们来设计就像用高级语言编程代替汇编语言效率更高。5.1 使用译码器实现逻辑函数译码器如3线-8线译码器74LS138能将n位二进制输入译码成2^n个互斥的低有效或高有效输出。它的每个输出端实际上对应输入变量的一个最小项的非或原变量。设计方法如果我们有一个逻辑函数已经写成了最小项之和的形式例如F(A,B,C) Σm(1,3,5,7)。那么我们可以将输入变量A,B,C连接到译码器的地址输入端。将译码器对应的输出端Y1’, Y3’, Y5’, Y7’连接到一个与非门的输入端。与非门的输出就是F。 原理是F m1 m3 m5 m7 (m1’ · m3’ · m5’ · m7’)’。而译码器的输出Y_i’ 正是最小项m_i的非。5.2 使用数据选择器实现逻辑函数数据选择器MUX相当于一个单刀多掷开关能从多路输入数据中选择一路送到输出。一个2^n选1的MUX有n个地址选择端。设计方法将逻辑函数的输入变量接到MUX的地址端和数据端。具体有两种方式代数法将函数展开成与MUX地址变量相关的形式确定各数据输入端的接法接0、1或某个变量。卡诺图法更直观。画出函数的卡诺图根据地址变量划分卡诺图区域每个区域对应的输出值就是对应数据输入端的接法。例如用一个8选1 MUX如74LS151实现三人表决器函数F AB AC BC。将A,B,C接地址端A2,A1,A0。对比真值表当地址为000,001,010时F0对应数据端D0,D1,D2接地0当地址为011,101,110,111时F1对应数据端D3,D5,D6,D7接高电平1D4对应地址100F0也接地。注意事项使用MSI器件时务必仔细阅读芯片数据手册关注其使能端、输出有效电平高有效还是低有效、电源电压和扇出能力。例如74LS138是低有效输出且有三个使能端必须全部满足条件芯片才工作。忽略使能端是新手最常见的错误会导致芯片“不工作”的假象。6. 组合逻辑电路中的竞争与冒险这是理论设计通向稳定可靠硬件必须跨越的一道坎。竞争冒险是纯组合逻辑电路在输入信号变化时由于路径延迟不同导致输出出现短暂错误脉冲毛刺的现象。6.1 竞争与冒险的成因假设有一个简单电路F A A’。理论上无论A是0还是1F恒为1。但在实际中非门存在延迟t_pd。当A从0跳变到1时A本身变为1而A’由于非门延迟会短暂地保持为1还未变成0于是在极短的时间内出现了A1且A’1的情况通过或门会使输出F产生一个短暂的“0”毛刺因为111这里逻辑错了重新分析FAA当A从0-1A1A由于延迟还是1所以111不会出现0毛刺。这个例子不好。应举F A · A’的例子理论上恒为0。当A变化时A和A’短暂同时为1与门输出会产生一个正向毛刺。更常见的例子是F AB A’C。当BC1时表达式简化为F A A’这就回到了上面的情况在A变化时可能产生毛刺。6.2 冒险的检测与消除代数检测法检查逻辑表达式中是否存在某个变量X同时以原变量和反变量出现且在一定条件下表达式可化简为X X’或X · X’的形式。如果存在则可能产生冒险。卡诺图检测法在卡诺图上如果存在两个合并圈蕴含项彼此“相切”即相邻但不相交则相切处可能发生冒险。消除方法增加冗余项在相切处增加一个合并圈覆盖相邻的最小项。例如对于F AB A’C当BC1时存在冒险。增加冗余项BC则函数变为F AB A’C BC。当BC1时无论A如何变化BC1都能保证输出恒为1消除了毛刺。这个冗余项在卡诺图上就是连接两个相切圈的“桥”。输出端接滤波电容在输出端对地接一个小电容几十到几百皮法可以吸收毛刺。但会恶化输出波形边沿增加延迟只适用于低速电路。采用同步时序电路这是最根本的解决方法。使用时钟边沿对组合逻辑的输出进行采样如用D触发器寄存只要毛刺不出现在采样时刻就不会影响系统稳定性。现代数字系统几乎都采用这种方式。踩坑实录早期我曾用组合逻辑设计一个控制信号生成器仿真完全正确但烧录到FPGA后系统偶尔会误动作。用逻辑分析仪抓取信号发现了纳秒级的毛刺。问题就出在没有考虑竞争冒险。后来通过在关键路径插入寄存器同步化问题彻底解决。教训是对于高速电路或可靠性要求高的场合不能只看静态逻辑功能必须进行动态时序分析并对可能存在的冒险进行处理。