简介《CPU设计与体系结构实验指导手册教师版》面向高校计算机组成原理、体系结构课程的教师与学习者提供从数字逻辑部件到完整CPU实现的实验教学路径。内容以龙芯LS-CPU-EXB系列教学实验平台为硬件环境依次覆盖定点加法与乘法、寄存器堆、ALU模块、存储器、单周期与多周期CPU并延伸到静态5级流水线CPU课程设计及CPU系统优化拓展附录还整理MIPS指令集与CP0寄存器便于对照实验任务与指令实现。压缩包仅含1个PDF文件约6.09MB篇幅完整、目录清晰适合作为课堂实验指导、课程设计参考和教师备课资料。目前已有681人学习下载读者可据此梳理实验目的、设备要求与任务安排理解各模块在CPU数据通路中的作用并为流水线设计与性能优化建立整体框架。1. 一份能把 CPU 从加法器堆到五级流水的实验指导手册“CPU设计与体系结构实验指导手册”这类资料最容易翻车的地方在于目录看着很全真动手时每一步都差半个前提。这份 LS-CPU-EXB-002 的手册覆盖链路算是少见的完整——从 32 位定点加法器起步经乘法器、寄存器堆、ALU、存储器推到单周期 CPU、多周期 CPU最后落到静态五级流水线和系统优化实验一到实验七对着组成原理课课程设计和拓展对着体系结构课附录还把三个阶段的 MIPS 指令集和 CP0 寄存器单独列了清单。它适合两类人手上有这台实验箱、被课程进度推着走的同学以及没有硬件、只想找一条从单模块到流水线的完整搭建路线的自学者。我按自己拆这份手册的顺序讲先把最小链路跑通再谈流水线里那些真正会咬人的细节。2. 平台落地从 32 位加法器打通第一条上板链路实验一表面上是“写个加法器”实际上是把新建工程、加源文件、挂黑盒网表、跑仿真、绑引脚、下板这一整条链子走一遍。这条链子跑通了后面六个实验和两个课程设计都是同一套流程换内容跑不通后面每一步都会怀疑是 CPU 写错了其实是约束文件里的封装选错了。我见过太多人卡在“仿真波形全对、板子毫无反应”最后发现是器件型号和 xdc 里的引脚对不上。2.1 工程骨架三个筛选条件决定后面所有麻烦用 Vivado 新建工程选 RTL Project勾上“Do not specify sources at this time”把源文件留到后面按需添加。到了器件选择页筛选条件只有三个要留意产品系列选 7 系列、封装选 fbg676、速度等级选 -2。这三个参数不是随便填的。约束文件里写的是set_property PACKAGE_PIN AC19 [get_ports clk]这种物理引脚编号编号跟封装一一对应。封装填错综合能过、实现能过、比特流能生成下载进去就是黑屏或者行为诡异——这是最没有性价比的一种翻车因为你会在代码里找一整天。我一般建完工程第一件事不是写代码是先去确认板卡型号和封装再去核对 xdc 里的引脚列表数量对不对。工程建好后一个完整的加法器实验目录下会有五类文件缺任何一类流程都会断文件角色缺失后果adder.v加法器本体被调用的子模块顶层无模块可例化adder_display.v顶层例化 adder 与触摸屏模块无顶层无法综合lcd_module.dcp触摸屏黑盒网表综合报找不到模块testbench.v仿真激励不参与综合只能上板试错adder.xdc引脚与电平约束引脚随机分配行为不可预期这张表值得存下来后面每加一个实验模块无非是在这张表上多一行 .v。2.2 adder.v为什么“”比手搭全加器更划算参考设计里的加法器只有六行有效代码timescale 1ns / 1ps // 32 位定点加法器带进位输入与进位输出 module adder( input [31:0] operand1, input [31:0] operand2, input cin, output [31:0] result, output cout ); // 拼接成 33 位再赋值高位自然落到 cout assign {cout, result} operand1 operand2 cin; endmodule三个参数点必须说清楚。第一{cout, result}是位拼接左侧 33 位、右侧表达式也是 33 位这样第 32 位的进位才有地方落如果写成assign result operand1 operand2 cin;进位会被静默截断仿真时看着结果对是因为你压根没检查 cout。第二cin单独留出来是为了后面拼多位加法器和 ALU 复用。第三timescale 1ns/1ps只对仿真有效综合时被忽略但漏写会让#10这类延时变成未定义单位波形时间轴直接错乱。手册里明确写了两条实现路线手搭全加器级联或者直接用“”。前者是给数字逻辑课交作业用的能看清进位传播链后者综合工具会映射到器件自带的进位链资源上面积和时序都更优。我在实际项目里一律用“”只有在需要讲清楚超前进位、行波进位差异时才手搭一遍做对比。如果你的课程要求必须手搭记得把两种实现都综合一次比较 LUT 数量和最长路径延迟这组数据写进报告比波形截图有说服力得多。2.3 adder_display.v把黑盒当外设用别当谜题拆顶层模块干三件事例化 adder、例化 lcd_module、在两者之间做数据搬运。32 位加数没法用拨码开关输入需要 64 个开关加 32 个 LED所以实验箱把 LCD 触摸屏做成了不依赖处理器核就能工作的外设封装成 dcp 网表交给学生调用。典型写法是这样// 顶层触摸屏输入两个加数屏上显示结果 module adder_display( input clk, input resetn, input input_sel, // 切换当前编辑哪个加数 input sw_cin, // 低位进位拨码开关给 output led_cout, // 进位用单灯指示 // 以下为 LCD 物理接口直接透传给黑盒 output lcd_rst, lcd_cs, lcd_rs, lcd_wr, lcd_rd, lcd_bl_ctr, inout [15:0] lcd_data_io, output ct_int, ct_sda, ct_scl, ct_rstn ); wire [31:0] op1, op2, sum; wire carry; adder u_adder( .operand1(op1), .operand2(op2), .cin(sw_cin), .result(sum), .cout(carry) ); lcd_module u_lcd( .clk(clk), .resetn(resetn), .data_in(...), // 端口名以配套 dcp 的声明为准 .lcd_data_io(lcd_data_io), /* 其余屏幕与触摸信号原样透传 */ ); assign led_cout carry; endmodule逻辑说明加法器是纯组合逻辑触摸屏模块负责采样触摸坐标、刷新显示两者通过顶层连线交换数据。参数说明input_sel决定当前输入落到 op1 还是 op2这个选择信号在顶层做多路选择不进 adder 内部sw_cin走拨码开关是为了让你能手动制造进位验证 cout 通路。有个细节容易被忽略lcd_module 是网表端口名固定你只能在顶层按它的声明去连不能改。加进工程后如果模块前面带问号说明 dcp 没被正确识别用老版本工具时还得先解压 dcp 再添加这是手册里专门点出来的一句很多人当成可选项跳过了。2.4 testbench只给激励不给判据那就要靠人眼盯实验一的 testbench 是“最简版”——只产生激励不做自动比对timescale 1ns / 1ps module testbench; reg [31:0] operand1, operand2; reg cin; wire [31:0] result; wire cout; adder uut( .operand1(operand1), .operand2(operand2), .cin(cin), .result(result), .cout(cout) ); initial begin operand1 0; operand2 0; cin 0; #100; // 等全局复位稳定 end // 每 10ns 换一组随机激励 always #10 operand1 $random; always #10 operand2 $random; // $random 是有符号数拼上 {} 变无符号再对 2 取余得 0/1 always #10 cin {$random} % 2; endmodule三个写法各有理由。#10是半周期采样保证每个时钟沿前后数据都稳定$random直接赋给 32 位 reg 会得到有符号随机数赋给无符号变量时按位截断正好覆盖全值域{$random} % 2里那对大括号是关键不加的话负数取余会得到 -1cin 变成 x 态波形上看着像“随机出现了未知值”其实是语法坑。看波形有个提高效率的动作把 Name 列的信号选中、右键 Radix 改成十六进制。三十二位数用二进制看是自虐行为。改完之后手算几组核对比如b897be71 42f24186 1 fb89fff7进位为 0再故意把 cin 置 1 制造一次溢出确认 cout 拉高。这几组数据对上了加法器这个模块就可以封箱了。2.5 约束文件与上板电平标准写错比引脚写错更隐蔽xdc 文件本质是一串 Tcl 命令分两类引脚绑定和电平标准。手册给的模板长这样# 时钟、复位、拨码与指示 set_property PACKAGE_PIN AC19 [get_ports clk] set_property PACKAGE_PIN Y3 [get_ports resetn] set_property PACKAGE_PIN AC21 [get_ports input_sel] set_property PACKAGE_PIN Y6 [get_ports sw_cin] set_property PACKAGE_PIN A3 [get_ports led_cout] set_property IOSTANDARD LVCMOS33 [get_ports clk] set_property IOSTANDARD LVCMOS33 [get_ports resetn] set_property IOSTANDARD LVCMOS33 [get_ports led_cout] # LCD 数据总线按位逐个绑定 set_property PACKAGE_PIN H9 [get_ports {lcd_data_io[0]}] set_property PACKAGE_PIN K17 [get_ports {lcd_data_io[1]}] # ... [2] 到 [15] 依此类推 set_property IOSTANDARD LVCMOS33 [get_ports {lcd_data_io[0]}]说明两点。第一LVCMOS33是 3.3V 电平标准写错成 1.8V 或漏写工具会按默认值分配结果可能是引脚烧掉或者信号幅度不够表现是“偶尔能跑、偶尔不跑”属于玄学类故障。第二总线型端口必须写成{lcd_data_io[0]}这种带下标的花括号形式直接写lcd_data_io会报找不到端口。写完一段就CtrlS保存让工具实时校验别等综合完再回头找。流程走完综合、实现、生成比特流、硬件管理器里下载。下载后如果屏幕不亮先查复位极性resetn 是低有效再查时钟引脚是否接到了板载晶振最后才怀疑黑盒网表版本。这套排查顺序能把大部分“板子坏了”的误判挡在前面。3. 时序分水岭定点乘法、寄存器堆与存储器的实现取舍实验二是整份手册里第一个真正跨过组合逻辑边界的地方。加法器的输出随输入即时变化乘法器不行——32 位乘 32 位要出 64 位结果纯组合实现的路径延迟长到能拖垮整个时钟域所以必须拆成多周期时序逻辑。实验三的寄存器堆、实验五的存储器同理一旦引入时钟和状态问题的性质就从“算得对不对”变成“什么时候算完、谁来读”。3.1 定点乘法移位累加的状态机怎么写才不丢拍教科书上的移位累加思路很直白乘数最低位为 1 就把被乘数加到积上然后被乘数左移、乘数右移循环 32 次。落到 Verilog 里关键是时钟沿上做什么、组合逻辑里做什么分不清就会出现“结果差一位”的经典现象。// 32 位无符号乘法器移位累加32 拍出结果 module mult_seq( input clk, input rstn, input start, // 单拍脉冲启动 input [31:0] a, b, output reg [63:0] p, output reg done ); reg [5:0] cnt; // 0~32 计数 reg [63:0] mcand; // 被乘数扩到 64 位左移不溢出 reg [31:0] mplier; // 乘数右移 reg busy; always (posedge clk or negedge rstn) begin if (!rstn) begin cnt 6d0; mcand 64d0; mplier 32d0; p 64d0; done 1b0; busy 1b0; end else if (start !busy) begin mcand {32d0, a}; // 高 32 位补零 mplier b; p 64d0; cnt 6d0; busy 1b1; done 1b0; end else if (busy) begin if (cnt 6d32) begin busy 1b0; done 1b1; // 结果有效的单拍标志 end else begin // 乘数最低位为 1 则累加当前被乘数 if (mplier[0]) p p mcand; mcand mcand 1; mplier mplier 1; cnt cnt 6d1; end end end endmodule代码里有三个必须解释的参数。mcand用 64 位而不是 32 位是因为左移 32 次后最高位会跑到第 63 位用 32 位会静默丢高位症状是“大数相乘结果偏小”。cnt用 6 位而不是 5 位因为要能表示 32 这个终止值5 位最大 31状态机永远退不出来——这是最典型的死锁。done只拉高一拍下游模块要用它做握手不能拿它当电平使。还有一处容易写错p p mcand和mcand mcand 1在同一个 always 块里非阻塞赋值保证两者用的是本拍旧值加法用的是移位前的 mcand这是对的换成阻塞赋值就会变成“先移位再相加”结果整体错位。设计时建议先写一个 8 位版本跑通波形确认 8 位下0xFF × 0xFF 0xFE01再扩到 32 位调试成本差好几倍。有符号乘法是另一个坑。手册附录里列了实现的指令集如果课程要求支持有符号乘别在移位累加里打补丁常见做法是取出符号位、按绝对值算完再补符号或者直接调用工具的乘法 IP把符号处理交给工具。手写有符号移位累加的边界情况负负得正、最小值取负溢出足够写满一页报告还很难保证对。3.2 寄存器堆双端口读、单端口写与那个绕不开的写优先寄存器堆是 CPU 里被访问最频繁的部件MIPS 指令格式决定了它必须支持同一拍读两个源寄存器、写一个目的寄存器。32 个 32 位寄存器用分布式 RAM 或寄存器阵列实现都行关键是零号寄存器的特殊处理和写读同址的时序。module regfile( input clk, input rstn, input [4:0] raddr1, raddr2, output [31:0] rdata1, rdata2, input we, input [4:0] waddr, input [31:0] wdata ); reg [31:0] rf [0:31]; integer i; // 读组合读出零号寄存器恒为 0 assign rdata1 (raddr1 5d0) ? 32d0 : rf[raddr1]; assign rdata2 (raddr2 5d0) ? 32d0 : rf[raddr2]; // 写上升沿写入屏蔽零号寄存器 always (posedge clk or negedge rstn) begin if (!rstn) begin for (i 0; i 32; i i 1) rf[i] 32d0; end else if (we waddr ! 5d0) begin rf[waddr] wdata; end end endmodule参数说明we是写使能由控制器给waddr ! 5d0这个判断保证零号寄存器写不进去同时读端口用三目运算强制输出 0两道保险都要有——只做读端屏蔽写端还是会把值写进去虽然读不出来但综合工具可能因此推不出常量优化。复位时用 for 循环清空注意integer i要放在 always 外面放里面在某些工具版本上会报错。真正需要说清楚的是写读同址的时序。同一个时钟沿如果写的是 r5、读的也是 r5读端口拿到的是写入前的旧值——因为非阻塞赋值在时钟沿结束时才生效。单周期 CPU 里这不是问题因为写和读不在同一拍但到了流水线阶段一条指令写回、紧接着的下一条指令要读同一个寄存器就会出现数据冒险。手册在流水线课程设计里要求处理这个问题实现手段无非两种写回阶段做旁路forwarding或者读端口加一级“写优先”逻辑。寄存器堆本身不建议加写优先它会把组合路径拉长正确的做法是在流水线的译码级做旁路判断这一点在第 6 章还会提到。3.3 存储器指令存储器与数据存储器必须分开单周期 CPU 要在同一拍取指令和读写数据如果指令和数据共用一个存储器端口硬件上做不到。所以实验五的存储器实现里指令存储器IMEM和数据存储器DMEM是两块独立的存储体这是哈佛结构的基本要求不是什么可选优化。指令存储器只读用组合读或者同步读都行同步读更符合 FPGA 的 Block RAM 时序// 指令存储器只读同步输出 module imem( input clk, input [31:0] addr, // 字节地址 output reg [31:0] inst ); reg [31:0] mem [0:1023]; // 1K 条指令 initial begin // 实际工程里用 $readmemh 从文件加载 // $readmemh(inst.txt, mem); end always (posedge clk) begin inst mem[addr[11:2]]; // 字对齐丢弃低 2 位 end endmodule数据存储器要支持字节、半字、字三种访问宽度这是 MIPS 的 lb/lh/lw 指令决定的实验五的难点基本都集中在这里module dmem( input clk, input [31:0] addr, input [31:0] wdata, input we, input [2:0] size, // 000 字节 001 半字 010 字 output reg [31:0] rdata ); reg [31:0] mem [0:1023]; always (posedge clk) begin if (we) begin case (size) 3b000: begin // 字节写只改对应字节 case (addr[1:0]) 2d0: mem[addr[11:2]][7:0] wdata[7:0]; 2d1: mem[addr[11:2]][15:8] wdata[7:0]; 2d2: mem[addr[11:2]][23:16] wdata[7:0]; 2d3: mem[addr[11:2]][31:24] wdata[7:0]; endcase end 3b010: mem[addr[11:2]] wdata; // 字写 default: mem[addr[11:2]] wdata; endcase end // 读也走同步与写同拍时读到旧值符合 MIPS 语义 rdata mem[addr[11:2]]; end endmodule两个参数点。addr[11:2]是把字节地址转成字索引低两位丢弃如果忘了这一步1K 字的存储体会被当成 1K 字节用地址空间缩水四倍症状是“程序跑着跑着跳到不存在的地方”。字节写的 case 分支必须按addr[1:0]选字节位置漏了就会把整个字覆盖掉lw 后面的 lb 直接读到脏数据。还有一条血泪经验$readmemh的路径问题。仿真时用相对路径好好的换台机器或者换综合流程就找不到文件工具报一行警告继续跑存储器全是 x 态波形上一片红。稳妥的做法是把初始化文件放在工程目录下、用相对路径并且在仿真开始后立刻检查 mem[0] 的值是不是你预期的第一条指令。4. ALU 与单周期 CPU控制信号怎么从指令里拆出来实验四的 ALU 和实验六的单周期 CPU 是同一件事的两面。ALU 负责“给什么操作码就做什么运算”单周期 CPU 负责“从 32 位指令里把操作码、寄存器号、立即数拆出来生成正确的控制信号喂给 ALU 和数据通路”。前四个实验都是在攒零件到这里第一次把所有零件接起来也是第一次会遇到“每个模块单独仿真都对、拼起来就是不对”的情况。4.1 ALU 操作码编码别自己发明跟着指令集走ALU 的对外接口有三种常见设计一是只给一个操作码字段内部译码二是给 ALUOp 高位加功能字段两级译码三是直接把控制信号拆成若干根线。手册走的是教学上最清楚的路子——ALU 单独给操作码控制器产生这个操作码两级译码便于在报告里画清楚。module alu( input [31:0] a, b, input [3:0] op, output reg [31:0] y, output zero // 结果为零标志给分支指令用 ); assign zero (y 32d0); always (*) begin case (op) 4b0000: y a b; // add 4b0001: y a - b; // sub 4b0010: y a b; // and 4b0011: y a | b; // or 4b0100: y ~(a | b); // nor 4b0101: y a ^ b; // xor 4b0110: y (a b) ? 32d1 : 32d0; // slt有符号比较 4b0111: y b a[4:0]; // sllv移位量取低 5 位 4b1000: y b a[4:0]; // srlv逻辑右移 4b1001: y $signed(b) a[4:0]; // srav算术右移 default: y 32d0; endcase end endmodule参数说明里最要紧的是slt和移位。slt是有符号比较a b在 Verilog 里默认按无符号比两个负数比大小会得到完全相反的结果正确写法是$signed(a) $signed(b)同理sra必须用$signed修饰操作数才做算术右移。移位量取a[4:0]而不是整个 a是因为移位超过 31 位在 MIPS 语义里只取低 5 位多取会导致综合出巨大的桶形移位器。default: y 32d0这一行不是保险是必须。缺了它综合工具会推成锁存器或者仿真出 x 态两种结果都很难查。我一般还会在测试平台里跑一遍全部操作码把每种操作的边界值0、全 1、最小值、最大值各测一组波形过一遍再往下走。4.2 单周期 CPU一张控制信号表定生死单周期 CPU 的所有指令都必须在同一个时钟周期内走完取指、译码、执行、访存、写回所以时钟周期由最长的那条指令决定——通常是 lw因为它串了取指、读寄存器堆、ALU 算地址、读数据存储器、写回五段。这也是单周期结构性能差的根本原因不是因为实现得糙是结构决定的。控制器的输出信号教学上通常整理成一张表这张表写对了数据通路接线就是体力活指令类型RegWriteMemReadMemWriteALUSrcMemtoRegBranchJumpALUOpR 型add/sub/and/or100000010lw110110000sw0011x0000beq0000x1001j000xx01xx表里x表示无关项硬件上不用专门处理但仿真时如果某个信号全程是 x说明该指令路径上有模块没被驱动反而是一个有用的信号。ALUSrc决定 ALU 的第二个操作数来自寄存器堆还是立即数扩展MemtoReg决定写回数据来自 ALU 结果还是存储器读出值这两个多路选择器是单周期 CPU 里最容易接反的地方接反的症状是“算术指令全对、访存指令全错”很好定位。数据通路里还有一个反复被踩的点PC 的更新。单周期下PC PC 4是默认动作分支指令要改成PC 4 (imm 2)跳转指令要拼{PC4[31:28], target, 2b00}。这三个表达式写在一个三选一的多路选择器里选择信号来自控制器的 Branch、Jump 和 ALU 的 zero 标志。手册附录 A1 列了单周期实现要覆盖的指令清单动手前先把清单上的每条指令在这三个分支里过一遍能省掉大量上板调试时间。4.3 附录里的指令清单才是验收标准很多人把附录当成参考资料翻都不翻。实际上附录 A1、A2、A3 分别列了单周期、多周期、五级流水三个阶段要实现的 MIPS 指令这是最硬的验收标准——你的 CPU 能不能跑某个测试程序取决于清单上的指令是不是每一条都实现了。我的做法是把附录的指令清单抄成一张表每条指令后面标三个状态数据通路接好了、控制信号给对了、上板跑通了。三个都打勾才算完成。这么做还有个额外好处阶段之间的差异一目了然。比如多周期阶段比单周期新增了哪些指令五级流水又新增了哪些这些新增项往往就是课程设计答辩的重点。5. 多周期 CPU 与上板排查五类典型翻车记录实验七的多周期 CPU 是把单周期那条超长的组合路径切成五段每段一拍用状态机控制。理论上性能提升明显实际写起来坑比单周期多一倍——因为引入了状态就有了“这一拍该干什么”的时序推理而时序推理错了仿真波形很难一眼看出来。5.1 状态划分五个状态怎么切、共享资源怎么省多周期 CPU 的经典划分是取指IF→ 译码ID→ 执行EX→ 访存MEM→ 写回WB每条指令走其中若干段。和单周期最大的差别是硬件资源可以复用指令存储器和数据存储器合并成一个存储器ALU 在不同状态做不同的事PC 只在 IF 状态更新。状态主要动作关键控制信号次态IF取指令PC4 暂存IRWrite, PCWriteIDID译码读寄存器堆算分支地址ALUSrcA0, ALUSrcB3按指令类型分派EXALU 运算或算地址ALUSrcA1, ALUSrcB0MEM 或 WBMEM读/写数据存储器MemRead / MemWriteWBWB结果写回寄存器堆RegWrite, MemtoRegIF这张表的价值在于每一行对应一拍这一拍里哪些控制信号有效、下一拍去哪写清楚了状态机就不会乱。实际编码时用两段式或者三段式状态机都行但default分支必须回到 IF否则遇到非法指令编码会永久卡死。5.2 多周期相对单周期的收益与代价收益很直接时钟周期从“最长指令的总延迟”缩短到“单段最长延迟”理论上有三到五倍的空间。代价是控制复杂度上去了一条指令要拆成好几拍每拍的中间结果都要锁存——A、B、ALUOut、MDR、IR 这批寄存器就是干这个的漏锁一个下一拍数据就没了。还有一个隐性代价多周期下分支指令的惩罚变高。单周期里分支判断和数据通路在同一拍完成多周期里要等到 EX 状态才知道跳不跳前面已经取进来的指令得作废。这个现象在五级流水线里会被放大成“分支冒险”处理手段就是第 6 章要说的内容。5.3 五类上板翻车记录现象、原因、解决下面这五条是这类实验中重复出现率最高的按我遇到的频率排序。第一类仿真波形完整上板屏幕全黑。现象行为仿真跑得好好的下载进板子后 LCD 无显示LED 也不亮。原因九成是 dcp 黑盒网表没被正确综合进去或者器件封装和 xdc 引脚不匹配。少数情况是复位极性搞反resetn 低有效但代码里写成了高有效。解决先在综合报告里搜 lcd_module 有没有被例化、有没有报“black box”警告再核对工程器件封装与 xdc 头部信息最后用示波器或者直接看 LED 确认时钟有没有进来。这三步按顺序做别跳。第二类单个模块仿真对拼起来结果错位。现象加法器、ALU、寄存器堆单独测都正确接进 CPU 后算术指令结果比预期差一位或者差一个常数。原因位宽隐式截断。最常见的是把 32 位立即数塞进 16 位端口工具只报 warning 不报 error高位静默丢失。解决把工程的所有 warning 过一遍重点看“width mismatch”“truncation”这类关键词在每个模块例化时用显式位宽连接别用隐式仿真时把中间信号全部加到波形窗口逐个比对预期值。第三类单周期 CPU 算术指令全对跳转和分支指令全错。现象add、sub、and 这些跑得没问题一遇到 beq、j 就飞。原因PC 更新逻辑写错。要么是分支地址忘了 2要么是跳转地址拼接时用了PC而不是PC4要么是分支判断用了 ALU 的 zero 但没等 ALU 结果稳定。解决把 PC 的三个来源顺序、分支、跳转写成三个独立的 wire再用一个多路选择器选别在一个表达式里嵌套三目运算。仿真时单独构造一个“先跳后分支”的小程序逐拍打印 PC 值一眼就能看出是哪一路算错。第四类多周期 CPU 偶尔死锁复位才能恢复。现象跑简单程序正常跑长一点的测试程序会卡在某个状态不动。原因状态机的 default 分支没写或者写了但次态指回自己另一种是计数器位宽不够比如循环计数到 32 但计数器只有 5 位。解决给状态机加一个超时计数器超过 N 拍没进展就强制回 IF 并拉一个错误标志出来所有计数器位宽按最大值加一位留余量。这属于后悔药加上之后调试效率提升明显。第五类改动一行代码后行为全变重新综合又好了。现象改个注释或者改个信号名下载进去行为就不对了。原因增量综合的缓存问题或者时序没收敛就生成了比特流。表现为玄学本质是工具没做全量重跑。解决遇到无法解释的行为差异先做一次全量重新综合Reset Runs再看时序报告确认没有未满足的约束。这一条我吃过不止一次亏现在改完关键路径的代码一律全量重跑。6. 静态五级流水线冒险处理与验证方法课程设计部分是整份手册里最有价值的一段因为它把前面七个实验攒的零件按流水线重新组织了一遍。静态五级流水线指每条指令都老老实实走完 IF、ID、EX、MEM、WB 五段不重排、不乱序只靠转发和停顿解决冒险。三类冒险要对症下药冒险类型典型场景处理手段代价结构冒险同一拍既取指又访存指令存储器与数据存储器分离多一块存储资源数据冒险上一条写 r1下一条读 r1写回级转发到执行级load-use 停一拍组合路径变长 / 一个气泡控制冒险分支指令改变 PC静态预测不跳跳转时清空流水寄存器分支惩罚两拍数据冒险里有个细节值得单独说load-use 冒险光靠转发解决不了因为 lw 的数据要到 MEM 段结束才拿得到而下一条指令在 EX 段就要用。必须停一拍让后面的指令等一等。判断条件是“EX 段指令是 lw 且目的寄存器等于 ID 段指令的源寄存器”这个条件写在流水线控制模块里写漏了就会出现“寄存器值看起来是对的、算出来结果就是错的”这种最难查的 bug。验证方法上我不建议一上来就跑完整测试程序。先把流水线灌满五条互不相关的 add 指令确认五拍之后每个周期都有一条指令退休再插入一组 RAW 依赖的指令观察转发路径有没有生效最后加分支指令看清空逻辑对不对。每一步都在波形上数周期数比跑通过率更能定位问题。从那以后我每次做流水线相关的改动都强制先跑这三组最小用例——五条无关 add、三条 RAW 链、一条 beq 加两条后续指令——三组波形都对再去跑大程序。这套习惯帮我省掉的调试时间比任何技巧都多。希望帮到你。本文还有配套的精品资源点击获取 
长河君 · 2026/11/3 16:01:55 · 阅读 1.2k CPU设计实验全链路：从32位加法器到MIPS五级流水线
简介《CPU设计与体系结构实验指导手册教师版》面向高校计算机组成原理、体系结构课程的教师与学习者提供从数字逻辑部件到完整CPU实现的实验教学路径。内容以龙芯LS-CPU-EXB系列教学实验平台为硬件环境依次覆盖定点加法与乘法、寄存器堆、ALU模块、存储器、单周期与多周期CPU并延伸到静态5级流水线CPU课程设计及CPU系统优化拓展附录还整理MIPS指令集与CP0寄存器便于对照实验任务与指令实现。压缩包仅含1个PDF文件约6.09MB篇幅完整、目录清晰适合作为课堂实验指导、课程设计参考和教师备课资料。目前已有681人学习下载读者可据此梳理实验目的、设备要求与任务安排理解各模块在CPU数据通路中的作用并为流水线设计与性能优化建立整体框架。1. 一份能把 CPU 从加法器堆到五级流水的实验指导手册“CPU设计与体系结构实验指导手册”这类资料最容易翻车的地方在于目录看着很全真动手时每一步都差半个前提。这份 LS-CPU-EXB-002 的手册覆盖链路算是少见的完整——从 32 位定点加法器起步经乘法器、寄存器堆、ALU、存储器推到单周期 CPU、多周期 CPU最后落到静态五级流水线和系统优化实验一到实验七对着组成原理课课程设计和拓展对着体系结构课附录还把三个阶段的 MIPS 指令集和 CP0 寄存器单独列了清单。它适合两类人手上有这台实验箱、被课程进度推着走的同学以及没有硬件、只想找一条从单模块到流水线的完整搭建路线的自学者。我按自己拆这份手册的顺序讲先把最小链路跑通再谈流水线里那些真正会咬人的细节。2. 平台落地从 32 位加法器打通第一条上板链路实验一表面上是“写个加法器”实际上是把新建工程、加源文件、挂黑盒网表、跑仿真、绑引脚、下板这一整条链子走一遍。这条链子跑通了后面六个实验和两个课程设计都是同一套流程换内容跑不通后面每一步都会怀疑是 CPU 写错了其实是约束文件里的封装选错了。我见过太多人卡在“仿真波形全对、板子毫无反应”最后发现是器件型号和 xdc 里的引脚对不上。2.1 工程骨架三个筛选条件决定后面所有麻烦用 Vivado 新建工程选 RTL Project勾上“Do not specify sources at this time”把源文件留到后面按需添加。到了器件选择页筛选条件只有三个要留意产品系列选 7 系列、封装选 fbg676、速度等级选 -2。这三个参数不是随便填的。约束文件里写的是set_property PACKAGE_PIN AC19 [get_ports clk]这种物理引脚编号编号跟封装一一对应。封装填错综合能过、实现能过、比特流能生成下载进去就是黑屏或者行为诡异——这是最没有性价比的一种翻车因为你会在代码里找一整天。我一般建完工程第一件事不是写代码是先去确认板卡型号和封装再去核对 xdc 里的引脚列表数量对不对。工程建好后一个完整的加法器实验目录下会有五类文件缺任何一类流程都会断文件角色缺失后果adder.v加法器本体被调用的子模块顶层无模块可例化adder_display.v顶层例化 adder 与触摸屏模块无顶层无法综合lcd_module.dcp触摸屏黑盒网表综合报找不到模块testbench.v仿真激励不参与综合只能上板试错adder.xdc引脚与电平约束引脚随机分配行为不可预期这张表值得存下来后面每加一个实验模块无非是在这张表上多一行 .v。2.2 adder.v为什么“”比手搭全加器更划算参考设计里的加法器只有六行有效代码timescale 1ns / 1ps // 32 位定点加法器带进位输入与进位输出 module adder( input [31:0] operand1, input [31:0] operand2, input cin, output [31:0] result, output cout ); // 拼接成 33 位再赋值高位自然落到 cout assign {cout, result} operand1 operand2 cin; endmodule三个参数点必须说清楚。第一{cout, result}是位拼接左侧 33 位、右侧表达式也是 33 位这样第 32 位的进位才有地方落如果写成assign result operand1 operand2 cin;进位会被静默截断仿真时看着结果对是因为你压根没检查 cout。第二cin单独留出来是为了后面拼多位加法器和 ALU 复用。第三timescale 1ns/1ps只对仿真有效综合时被忽略但漏写会让#10这类延时变成未定义单位波形时间轴直接错乱。手册里明确写了两条实现路线手搭全加器级联或者直接用“”。前者是给数字逻辑课交作业用的能看清进位传播链后者综合工具会映射到器件自带的进位链资源上面积和时序都更优。我在实际项目里一律用“”只有在需要讲清楚超前进位、行波进位差异时才手搭一遍做对比。如果你的课程要求必须手搭记得把两种实现都综合一次比较 LUT 数量和最长路径延迟这组数据写进报告比波形截图有说服力得多。2.3 adder_display.v把黑盒当外设用别当谜题拆顶层模块干三件事例化 adder、例化 lcd_module、在两者之间做数据搬运。32 位加数没法用拨码开关输入需要 64 个开关加 32 个 LED所以实验箱把 LCD 触摸屏做成了不依赖处理器核就能工作的外设封装成 dcp 网表交给学生调用。典型写法是这样// 顶层触摸屏输入两个加数屏上显示结果 module adder_display( input clk, input resetn, input input_sel, // 切换当前编辑哪个加数 input sw_cin, // 低位进位拨码开关给 output led_cout, // 进位用单灯指示 // 以下为 LCD 物理接口直接透传给黑盒 output lcd_rst, lcd_cs, lcd_rs, lcd_wr, lcd_rd, lcd_bl_ctr, inout [15:0] lcd_data_io, output ct_int, ct_sda, ct_scl, ct_rstn ); wire [31:0] op1, op2, sum; wire carry; adder u_adder( .operand1(op1), .operand2(op2), .cin(sw_cin), .result(sum), .cout(carry) ); lcd_module u_lcd( .clk(clk), .resetn(resetn), .data_in(...), // 端口名以配套 dcp 的声明为准 .lcd_data_io(lcd_data_io), /* 其余屏幕与触摸信号原样透传 */ ); assign led_cout carry; endmodule逻辑说明加法器是纯组合逻辑触摸屏模块负责采样触摸坐标、刷新显示两者通过顶层连线交换数据。参数说明input_sel决定当前输入落到 op1 还是 op2这个选择信号在顶层做多路选择不进 adder 内部sw_cin走拨码开关是为了让你能手动制造进位验证 cout 通路。有个细节容易被忽略lcd_module 是网表端口名固定你只能在顶层按它的声明去连不能改。加进工程后如果模块前面带问号说明 dcp 没被正确识别用老版本工具时还得先解压 dcp 再添加这是手册里专门点出来的一句很多人当成可选项跳过了。2.4 testbench只给激励不给判据那就要靠人眼盯实验一的 testbench 是“最简版”——只产生激励不做自动比对timescale 1ns / 1ps module testbench; reg [31:0] operand1, operand2; reg cin; wire [31:0] result; wire cout; adder uut( .operand1(operand1), .operand2(operand2), .cin(cin), .result(result), .cout(cout) ); initial begin operand1 0; operand2 0; cin 0; #100; // 等全局复位稳定 end // 每 10ns 换一组随机激励 always #10 operand1 $random; always #10 operand2 $random; // $random 是有符号数拼上 {} 变无符号再对 2 取余得 0/1 always #10 cin {$random} % 2; endmodule三个写法各有理由。#10是半周期采样保证每个时钟沿前后数据都稳定$random直接赋给 32 位 reg 会得到有符号随机数赋给无符号变量时按位截断正好覆盖全值域{$random} % 2里那对大括号是关键不加的话负数取余会得到 -1cin 变成 x 态波形上看着像“随机出现了未知值”其实是语法坑。看波形有个提高效率的动作把 Name 列的信号选中、右键 Radix 改成十六进制。三十二位数用二进制看是自虐行为。改完之后手算几组核对比如b897be71 42f24186 1 fb89fff7进位为 0再故意把 cin 置 1 制造一次溢出确认 cout 拉高。这几组数据对上了加法器这个模块就可以封箱了。2.5 约束文件与上板电平标准写错比引脚写错更隐蔽xdc 文件本质是一串 Tcl 命令分两类引脚绑定和电平标准。手册给的模板长这样# 时钟、复位、拨码与指示 set_property PACKAGE_PIN AC19 [get_ports clk] set_property PACKAGE_PIN Y3 [get_ports resetn] set_property PACKAGE_PIN AC21 [get_ports input_sel] set_property PACKAGE_PIN Y6 [get_ports sw_cin] set_property PACKAGE_PIN A3 [get_ports led_cout] set_property IOSTANDARD LVCMOS33 [get_ports clk] set_property IOSTANDARD LVCMOS33 [get_ports resetn] set_property IOSTANDARD LVCMOS33 [get_ports led_cout] # LCD 数据总线按位逐个绑定 set_property PACKAGE_PIN H9 [get_ports {lcd_data_io[0]}] set_property PACKAGE_PIN K17 [get_ports {lcd_data_io[1]}] # ... [2] 到 [15] 依此类推 set_property IOSTANDARD LVCMOS33 [get_ports {lcd_data_io[0]}]说明两点。第一LVCMOS33是 3.3V 电平标准写错成 1.8V 或漏写工具会按默认值分配结果可能是引脚烧掉或者信号幅度不够表现是“偶尔能跑、偶尔不跑”属于玄学类故障。第二总线型端口必须写成{lcd_data_io[0]}这种带下标的花括号形式直接写lcd_data_io会报找不到端口。写完一段就CtrlS保存让工具实时校验别等综合完再回头找。流程走完综合、实现、生成比特流、硬件管理器里下载。下载后如果屏幕不亮先查复位极性resetn 是低有效再查时钟引脚是否接到了板载晶振最后才怀疑黑盒网表版本。这套排查顺序能把大部分“板子坏了”的误判挡在前面。3. 时序分水岭定点乘法、寄存器堆与存储器的实现取舍实验二是整份手册里第一个真正跨过组合逻辑边界的地方。加法器的输出随输入即时变化乘法器不行——32 位乘 32 位要出 64 位结果纯组合实现的路径延迟长到能拖垮整个时钟域所以必须拆成多周期时序逻辑。实验三的寄存器堆、实验五的存储器同理一旦引入时钟和状态问题的性质就从“算得对不对”变成“什么时候算完、谁来读”。3.1 定点乘法移位累加的状态机怎么写才不丢拍教科书上的移位累加思路很直白乘数最低位为 1 就把被乘数加到积上然后被乘数左移、乘数右移循环 32 次。落到 Verilog 里关键是时钟沿上做什么、组合逻辑里做什么分不清就会出现“结果差一位”的经典现象。// 32 位无符号乘法器移位累加32 拍出结果 module mult_seq( input clk, input rstn, input start, // 单拍脉冲启动 input [31:0] a, b, output reg [63:0] p, output reg done ); reg [5:0] cnt; // 0~32 计数 reg [63:0] mcand; // 被乘数扩到 64 位左移不溢出 reg [31:0] mplier; // 乘数右移 reg busy; always (posedge clk or negedge rstn) begin if (!rstn) begin cnt 6d0; mcand 64d0; mplier 32d0; p 64d0; done 1b0; busy 1b0; end else if (start !busy) begin mcand {32d0, a}; // 高 32 位补零 mplier b; p 64d0; cnt 6d0; busy 1b1; done 1b0; end else if (busy) begin if (cnt 6d32) begin busy 1b0; done 1b1; // 结果有效的单拍标志 end else begin // 乘数最低位为 1 则累加当前被乘数 if (mplier[0]) p p mcand; mcand mcand 1; mplier mplier 1; cnt cnt 6d1; end end end endmodule代码里有三个必须解释的参数。mcand用 64 位而不是 32 位是因为左移 32 次后最高位会跑到第 63 位用 32 位会静默丢高位症状是“大数相乘结果偏小”。cnt用 6 位而不是 5 位因为要能表示 32 这个终止值5 位最大 31状态机永远退不出来——这是最典型的死锁。done只拉高一拍下游模块要用它做握手不能拿它当电平使。还有一处容易写错p p mcand和mcand mcand 1在同一个 always 块里非阻塞赋值保证两者用的是本拍旧值加法用的是移位前的 mcand这是对的换成阻塞赋值就会变成“先移位再相加”结果整体错位。设计时建议先写一个 8 位版本跑通波形确认 8 位下0xFF × 0xFF 0xFE01再扩到 32 位调试成本差好几倍。有符号乘法是另一个坑。手册附录里列了实现的指令集如果课程要求支持有符号乘别在移位累加里打补丁常见做法是取出符号位、按绝对值算完再补符号或者直接调用工具的乘法 IP把符号处理交给工具。手写有符号移位累加的边界情况负负得正、最小值取负溢出足够写满一页报告还很难保证对。3.2 寄存器堆双端口读、单端口写与那个绕不开的写优先寄存器堆是 CPU 里被访问最频繁的部件MIPS 指令格式决定了它必须支持同一拍读两个源寄存器、写一个目的寄存器。32 个 32 位寄存器用分布式 RAM 或寄存器阵列实现都行关键是零号寄存器的特殊处理和写读同址的时序。module regfile( input clk, input rstn, input [4:0] raddr1, raddr2, output [31:0] rdata1, rdata2, input we, input [4:0] waddr, input [31:0] wdata ); reg [31:0] rf [0:31]; integer i; // 读组合读出零号寄存器恒为 0 assign rdata1 (raddr1 5d0) ? 32d0 : rf[raddr1]; assign rdata2 (raddr2 5d0) ? 32d0 : rf[raddr2]; // 写上升沿写入屏蔽零号寄存器 always (posedge clk or negedge rstn) begin if (!rstn) begin for (i 0; i 32; i i 1) rf[i] 32d0; end else if (we waddr ! 5d0) begin rf[waddr] wdata; end end endmodule参数说明we是写使能由控制器给waddr ! 5d0这个判断保证零号寄存器写不进去同时读端口用三目运算强制输出 0两道保险都要有——只做读端屏蔽写端还是会把值写进去虽然读不出来但综合工具可能因此推不出常量优化。复位时用 for 循环清空注意integer i要放在 always 外面放里面在某些工具版本上会报错。真正需要说清楚的是写读同址的时序。同一个时钟沿如果写的是 r5、读的也是 r5读端口拿到的是写入前的旧值——因为非阻塞赋值在时钟沿结束时才生效。单周期 CPU 里这不是问题因为写和读不在同一拍但到了流水线阶段一条指令写回、紧接着的下一条指令要读同一个寄存器就会出现数据冒险。手册在流水线课程设计里要求处理这个问题实现手段无非两种写回阶段做旁路forwarding或者读端口加一级“写优先”逻辑。寄存器堆本身不建议加写优先它会把组合路径拉长正确的做法是在流水线的译码级做旁路判断这一点在第 6 章还会提到。3.3 存储器指令存储器与数据存储器必须分开单周期 CPU 要在同一拍取指令和读写数据如果指令和数据共用一个存储器端口硬件上做不到。所以实验五的存储器实现里指令存储器IMEM和数据存储器DMEM是两块独立的存储体这是哈佛结构的基本要求不是什么可选优化。指令存储器只读用组合读或者同步读都行同步读更符合 FPGA 的 Block RAM 时序// 指令存储器只读同步输出 module imem( input clk, input [31:0] addr, // 字节地址 output reg [31:0] inst ); reg [31:0] mem [0:1023]; // 1K 条指令 initial begin // 实际工程里用 $readmemh 从文件加载 // $readmemh(inst.txt, mem); end always (posedge clk) begin inst mem[addr[11:2]]; // 字对齐丢弃低 2 位 end endmodule数据存储器要支持字节、半字、字三种访问宽度这是 MIPS 的 lb/lh/lw 指令决定的实验五的难点基本都集中在这里module dmem( input clk, input [31:0] addr, input [31:0] wdata, input we, input [2:0] size, // 000 字节 001 半字 010 字 output reg [31:0] rdata ); reg [31:0] mem [0:1023]; always (posedge clk) begin if (we) begin case (size) 3b000: begin // 字节写只改对应字节 case (addr[1:0]) 2d0: mem[addr[11:2]][7:0] wdata[7:0]; 2d1: mem[addr[11:2]][15:8] wdata[7:0]; 2d2: mem[addr[11:2]][23:16] wdata[7:0]; 2d3: mem[addr[11:2]][31:24] wdata[7:0]; endcase end 3b010: mem[addr[11:2]] wdata; // 字写 default: mem[addr[11:2]] wdata; endcase end // 读也走同步与写同拍时读到旧值符合 MIPS 语义 rdata mem[addr[11:2]]; end endmodule两个参数点。addr[11:2]是把字节地址转成字索引低两位丢弃如果忘了这一步1K 字的存储体会被当成 1K 字节用地址空间缩水四倍症状是“程序跑着跑着跳到不存在的地方”。字节写的 case 分支必须按addr[1:0]选字节位置漏了就会把整个字覆盖掉lw 后面的 lb 直接读到脏数据。还有一条血泪经验$readmemh的路径问题。仿真时用相对路径好好的换台机器或者换综合流程就找不到文件工具报一行警告继续跑存储器全是 x 态波形上一片红。稳妥的做法是把初始化文件放在工程目录下、用相对路径并且在仿真开始后立刻检查 mem[0] 的值是不是你预期的第一条指令。4. ALU 与单周期 CPU控制信号怎么从指令里拆出来实验四的 ALU 和实验六的单周期 CPU 是同一件事的两面。ALU 负责“给什么操作码就做什么运算”单周期 CPU 负责“从 32 位指令里把操作码、寄存器号、立即数拆出来生成正确的控制信号喂给 ALU 和数据通路”。前四个实验都是在攒零件到这里第一次把所有零件接起来也是第一次会遇到“每个模块单独仿真都对、拼起来就是不对”的情况。4.1 ALU 操作码编码别自己发明跟着指令集走ALU 的对外接口有三种常见设计一是只给一个操作码字段内部译码二是给 ALUOp 高位加功能字段两级译码三是直接把控制信号拆成若干根线。手册走的是教学上最清楚的路子——ALU 单独给操作码控制器产生这个操作码两级译码便于在报告里画清楚。module alu( input [31:0] a, b, input [3:0] op, output reg [31:0] y, output zero // 结果为零标志给分支指令用 ); assign zero (y 32d0); always (*) begin case (op) 4b0000: y a b; // add 4b0001: y a - b; // sub 4b0010: y a b; // and 4b0011: y a | b; // or 4b0100: y ~(a | b); // nor 4b0101: y a ^ b; // xor 4b0110: y (a b) ? 32d1 : 32d0; // slt有符号比较 4b0111: y b a[4:0]; // sllv移位量取低 5 位 4b1000: y b a[4:0]; // srlv逻辑右移 4b1001: y $signed(b) a[4:0]; // srav算术右移 default: y 32d0; endcase end endmodule参数说明里最要紧的是slt和移位。slt是有符号比较a b在 Verilog 里默认按无符号比两个负数比大小会得到完全相反的结果正确写法是$signed(a) $signed(b)同理sra必须用$signed修饰操作数才做算术右移。移位量取a[4:0]而不是整个 a是因为移位超过 31 位在 MIPS 语义里只取低 5 位多取会导致综合出巨大的桶形移位器。default: y 32d0这一行不是保险是必须。缺了它综合工具会推成锁存器或者仿真出 x 态两种结果都很难查。我一般还会在测试平台里跑一遍全部操作码把每种操作的边界值0、全 1、最小值、最大值各测一组波形过一遍再往下走。4.2 单周期 CPU一张控制信号表定生死单周期 CPU 的所有指令都必须在同一个时钟周期内走完取指、译码、执行、访存、写回所以时钟周期由最长的那条指令决定——通常是 lw因为它串了取指、读寄存器堆、ALU 算地址、读数据存储器、写回五段。这也是单周期结构性能差的根本原因不是因为实现得糙是结构决定的。控制器的输出信号教学上通常整理成一张表这张表写对了数据通路接线就是体力活指令类型RegWriteMemReadMemWriteALUSrcMemtoRegBranchJumpALUOpR 型add/sub/and/or100000010lw110110000sw0011x0000beq0000x1001j000xx01xx表里x表示无关项硬件上不用专门处理但仿真时如果某个信号全程是 x说明该指令路径上有模块没被驱动反而是一个有用的信号。ALUSrc决定 ALU 的第二个操作数来自寄存器堆还是立即数扩展MemtoReg决定写回数据来自 ALU 结果还是存储器读出值这两个多路选择器是单周期 CPU 里最容易接反的地方接反的症状是“算术指令全对、访存指令全错”很好定位。数据通路里还有一个反复被踩的点PC 的更新。单周期下PC PC 4是默认动作分支指令要改成PC 4 (imm 2)跳转指令要拼{PC4[31:28], target, 2b00}。这三个表达式写在一个三选一的多路选择器里选择信号来自控制器的 Branch、Jump 和 ALU 的 zero 标志。手册附录 A1 列了单周期实现要覆盖的指令清单动手前先把清单上的每条指令在这三个分支里过一遍能省掉大量上板调试时间。4.3 附录里的指令清单才是验收标准很多人把附录当成参考资料翻都不翻。实际上附录 A1、A2、A3 分别列了单周期、多周期、五级流水三个阶段要实现的 MIPS 指令这是最硬的验收标准——你的 CPU 能不能跑某个测试程序取决于清单上的指令是不是每一条都实现了。我的做法是把附录的指令清单抄成一张表每条指令后面标三个状态数据通路接好了、控制信号给对了、上板跑通了。三个都打勾才算完成。这么做还有个额外好处阶段之间的差异一目了然。比如多周期阶段比单周期新增了哪些指令五级流水又新增了哪些这些新增项往往就是课程设计答辩的重点。5. 多周期 CPU 与上板排查五类典型翻车记录实验七的多周期 CPU 是把单周期那条超长的组合路径切成五段每段一拍用状态机控制。理论上性能提升明显实际写起来坑比单周期多一倍——因为引入了状态就有了“这一拍该干什么”的时序推理而时序推理错了仿真波形很难一眼看出来。5.1 状态划分五个状态怎么切、共享资源怎么省多周期 CPU 的经典划分是取指IF→ 译码ID→ 执行EX→ 访存MEM→ 写回WB每条指令走其中若干段。和单周期最大的差别是硬件资源可以复用指令存储器和数据存储器合并成一个存储器ALU 在不同状态做不同的事PC 只在 IF 状态更新。状态主要动作关键控制信号次态IF取指令PC4 暂存IRWrite, PCWriteIDID译码读寄存器堆算分支地址ALUSrcA0, ALUSrcB3按指令类型分派EXALU 运算或算地址ALUSrcA1, ALUSrcB0MEM 或 WBMEM读/写数据存储器MemRead / MemWriteWBWB结果写回寄存器堆RegWrite, MemtoRegIF这张表的价值在于每一行对应一拍这一拍里哪些控制信号有效、下一拍去哪写清楚了状态机就不会乱。实际编码时用两段式或者三段式状态机都行但default分支必须回到 IF否则遇到非法指令编码会永久卡死。5.2 多周期相对单周期的收益与代价收益很直接时钟周期从“最长指令的总延迟”缩短到“单段最长延迟”理论上有三到五倍的空间。代价是控制复杂度上去了一条指令要拆成好几拍每拍的中间结果都要锁存——A、B、ALUOut、MDR、IR 这批寄存器就是干这个的漏锁一个下一拍数据就没了。还有一个隐性代价多周期下分支指令的惩罚变高。单周期里分支判断和数据通路在同一拍完成多周期里要等到 EX 状态才知道跳不跳前面已经取进来的指令得作废。这个现象在五级流水线里会被放大成“分支冒险”处理手段就是第 6 章要说的内容。5.3 五类上板翻车记录现象、原因、解决下面这五条是这类实验中重复出现率最高的按我遇到的频率排序。第一类仿真波形完整上板屏幕全黑。现象行为仿真跑得好好的下载进板子后 LCD 无显示LED 也不亮。原因九成是 dcp 黑盒网表没被正确综合进去或者器件封装和 xdc 引脚不匹配。少数情况是复位极性搞反resetn 低有效但代码里写成了高有效。解决先在综合报告里搜 lcd_module 有没有被例化、有没有报“black box”警告再核对工程器件封装与 xdc 头部信息最后用示波器或者直接看 LED 确认时钟有没有进来。这三步按顺序做别跳。第二类单个模块仿真对拼起来结果错位。现象加法器、ALU、寄存器堆单独测都正确接进 CPU 后算术指令结果比预期差一位或者差一个常数。原因位宽隐式截断。最常见的是把 32 位立即数塞进 16 位端口工具只报 warning 不报 error高位静默丢失。解决把工程的所有 warning 过一遍重点看“width mismatch”“truncation”这类关键词在每个模块例化时用显式位宽连接别用隐式仿真时把中间信号全部加到波形窗口逐个比对预期值。第三类单周期 CPU 算术指令全对跳转和分支指令全错。现象add、sub、and 这些跑得没问题一遇到 beq、j 就飞。原因PC 更新逻辑写错。要么是分支地址忘了 2要么是跳转地址拼接时用了PC而不是PC4要么是分支判断用了 ALU 的 zero 但没等 ALU 结果稳定。解决把 PC 的三个来源顺序、分支、跳转写成三个独立的 wire再用一个多路选择器选别在一个表达式里嵌套三目运算。仿真时单独构造一个“先跳后分支”的小程序逐拍打印 PC 值一眼就能看出是哪一路算错。第四类多周期 CPU 偶尔死锁复位才能恢复。现象跑简单程序正常跑长一点的测试程序会卡在某个状态不动。原因状态机的 default 分支没写或者写了但次态指回自己另一种是计数器位宽不够比如循环计数到 32 但计数器只有 5 位。解决给状态机加一个超时计数器超过 N 拍没进展就强制回 IF 并拉一个错误标志出来所有计数器位宽按最大值加一位留余量。这属于后悔药加上之后调试效率提升明显。第五类改动一行代码后行为全变重新综合又好了。现象改个注释或者改个信号名下载进去行为就不对了。原因增量综合的缓存问题或者时序没收敛就生成了比特流。表现为玄学本质是工具没做全量重跑。解决遇到无法解释的行为差异先做一次全量重新综合Reset Runs再看时序报告确认没有未满足的约束。这一条我吃过不止一次亏现在改完关键路径的代码一律全量重跑。6. 静态五级流水线冒险处理与验证方法课程设计部分是整份手册里最有价值的一段因为它把前面七个实验攒的零件按流水线重新组织了一遍。静态五级流水线指每条指令都老老实实走完 IF、ID、EX、MEM、WB 五段不重排、不乱序只靠转发和停顿解决冒险。三类冒险要对症下药冒险类型典型场景处理手段代价结构冒险同一拍既取指又访存指令存储器与数据存储器分离多一块存储资源数据冒险上一条写 r1下一条读 r1写回级转发到执行级load-use 停一拍组合路径变长 / 一个气泡控制冒险分支指令改变 PC静态预测不跳跳转时清空流水寄存器分支惩罚两拍数据冒险里有个细节值得单独说load-use 冒险光靠转发解决不了因为 lw 的数据要到 MEM 段结束才拿得到而下一条指令在 EX 段就要用。必须停一拍让后面的指令等一等。判断条件是“EX 段指令是 lw 且目的寄存器等于 ID 段指令的源寄存器”这个条件写在流水线控制模块里写漏了就会出现“寄存器值看起来是对的、算出来结果就是错的”这种最难查的 bug。验证方法上我不建议一上来就跑完整测试程序。先把流水线灌满五条互不相关的 add 指令确认五拍之后每个周期都有一条指令退休再插入一组 RAW 依赖的指令观察转发路径有没有生效最后加分支指令看清空逻辑对不对。每一步都在波形上数周期数比跑通过率更能定位问题。从那以后我每次做流水线相关的改动都强制先跑这三组最小用例——五条无关 add、三条 RAW 链、一条 beq 加两条后续指令——三组波形都对再去跑大程序。这套习惯帮我省掉的调试时间比任何技巧都多。希望帮到你。本文还有配套的精品资源点击获取