简介《I2C总线协议详解中文》是一份面向嵌入式开发初学者、硬件工程师及电子类专业学生的PDF技术文档围绕I2C双向二线制串行总线的通信原理与规范展开可用于入门学习、协议查阅和接口调试参考。全文从版本演进切入梳理1.0至2.1规范在速率、地址空间和通信机制上的变化并说明总线对设计人员与厂商在布线、成本、可靠性和模块化方面的益处随后讲解SDA/SCL信号线、主从设备、标准/快速/高速模式、数据有效性、起始与停止条件、字节格式与应答、仲裁与时钟同步以及7位和10位寻址等核心内容目录层次较清晰便于按主题检索。资源包共1个PDF文件大小约872KB轻量易存适合在电脑或移动端随时翻阅。已有842人学习下载可作为理解I2C时序、地址格式和总线通信流程的案头资料。1. I2C 的答案藏在一根被上拉的线上两根线凭什么撑起一整套总线多数人对 I2C 的印象是两根线、简单、慢。但把时序图和电气图叠在一起看会遇到一个反直觉的事实I2C 真正的复杂度不在协议层而在电气层。多主机仲裁、时钟同步、应答、时钟拉伸这四件看起来毫不相干的事最后都由同一条规则解释——挂在总线上的任何器件都只能把线往下拉没有资格把线往上推。高电平是上拉电阻给的不是器件给的。理解到这一层很多玄学问题会自动消失为什么换个上拉电阻通信就好了为什么主机复位后总线会锁死为什么慢速从机能拖住整个系统。I2C 是少见的、协议语义直接长在电路特性上的总线读懂那根电阻比背时序表有用得多。2. 开漏输出与线与上拉电阻为什么决定了协议的全部上限2.1 谁有资格拉高开漏级的电流路径与线与的数学先看一条物理事实。I2C 器件引脚内部接的是一个开漏Open-Drain或开集电极的管子它的漏极只连到 SDA 或 SCL源极接地。这个管子导通时把线拉到地关断时引脚处于高阻态什么都不做。线要回到高电平只能靠外部那只上拉电阻 Rp 通过电源把总线电容充上去。所以总线上任意时刻的电平等于所有器件输出状态的逻辑与只要有一个器件在拉低线就是低的只有所有器件都松手线才会被 Rp 慢慢抬到 VDD。这条线与关系是整个协议的物理前提它带来两个直接后果。第一任何器件都不能强行输出高电平去顶另一个输出低电平的器件否则就是两个推挽输出对打大电流烧管子的经典事故开漏天然避开了电气冲突。第二正因为高电平是没人拉的被动结果总线从低到高的速度完全由 Rp 和总线电容 Cb 决定规范里给出的经验式是 tr ≈ 0.8473 × Rp × Cb这个 0.8473 是把上升沿定义在 0.3VDD 到 0.7VDD 之间推出来的系数。于是选型变成一道双向夹逼的题Rp 太大上升沿爬不上去采样点还没到 VIH 就被判成低电平Rp 太小器件拉低时灌进管子的电流超标VOL 抬起来同样会被判错。这两条约束正好给出窗口。def rp_window(vdd, vol_max, iol, cb, tr_max): 返回上拉电阻的可用区间 [rp_min, rp_max]单位欧姆 # 下限器件把线拉低时灌入电流不能超过 IOL且 VOL 不能超过 vol_max rp_min (vdd - vol_max) / iol # 上限上升沿必须在 tr_max 内从 0.3VDD 爬到 0.7VDD rp_max tr_max / (0.8473 * cb) return rp_min, rp_max # 3.3V 系统VOL 0.4V灌电流能力 3mA # 总线电容 200pF快速模式要求上升时间 300ns print(rp_window(3.3, 0.4, 0.003, 200e-12, 300e-9)) # 大约输出 (966.7, 1770.5)中间取 1.5k 比较稳妥这段代码里vdd和vol_max来自电源与器件手册iol是器件在 VOL 下能吸收的电流cb是整条总线的等效电容引脚电容加走线电容tr_max由工作模式决定标准模式 1000ns快速模式 300ns。算出来的窗口往往比想象中窄200pF 下只剩不到两倍余量这就是为什么从别的板子上扒一个 4.7k 过来经常翻车——老板子器件少、走线短Cb 只有几十 pF4.7k 勉强够用换到器件多、排线长的板子上同一只电阻就爬不上去了。2.2 一条线与逻辑被复用了三次仲裁、同步、应答顺着线与继续往下推会发现协议设计者把这一个电气特性榨得干干净净。第一种复用是应答第 9 个时钟周期里发送方必须释放 SDA接收方把 SDA 拉低表示 ACK。发送方自己去读这条线读到低就是收到了读到高就是 NACK。整个过程不需要任何额外的应答信号线因为谁在拉低这件事本来就是线与允许的操作。第二种复用是多主机仲裁。两个主机同时发数据一个想发 1松手让上拉决定一个想发 0拉低线与的结果是 0。想发 1 的那个主机回读 SDA发现读到的和自己发出的不一致立刻知道自己输了关闭输出级退出竞争。这里没有任何冲突检测包或重传退避的机制仲裁是逐位实时完成的而且败方退出的瞬间胜方的数据完全没有被打断过——因为败方松手时它本来也没在拉低。第三种复用是时钟同步。多主机的 SCL 也是线与的所以低电平周期由所有主机里最长的那个决定高电平周期由最短的那个决定。同步不是靠软件协商时钟频率而是靠电容充电这个物理过程自然对齐。这三种机制合起来几乎就是 I2C 协议里高级功能的全部而它们的成本是一根电阻。提示仲裁和时钟同步都依赖器件能回读自己刚写出去的电平。如果某个驱动把 SDA 配成推挽输出或者 GPIO 模拟时序里只写不读仲裁机制就形同虚设多主机环境下的数据损坏会以极低的概率随机出现非常难查。2.3 400pF 不是协议规定是上升时间反推出来的器件数量上限规范里说挂到总线上的器件数量只受总线最大电容 400pF 限制这句话常被当成一条硬性指标背下来。它的真实含义其实是上一条公式的反解在标准模式 1000ns 的上升沿预算里如果 Rp 取一个合理值比如 4.7k 到 10k 之间Cb 一旦超过 400pFtr 就超预算了。换句话说400pF 是这个协议还能跑的上限不是这个协议允许你挂这么多器件的许可。按每颗器件引脚 10pF 左右估算400pF 在纸面上能挂三四十个器件实际板子上挂超过十个就该开始算账PCB 走线每厘米有一两个 pF 量级的电容排线、连接器、ESD 器件都要计入。Cb 一涨能用的 Rp 窗口就往下压最后压到器件灌电流能力都撑不住。这也是为什么高速模式必须引入电流源上拉和串阻——电阻上拉在几百 pF 电容面前已经无解了第 6 章会展开。3. 位传输SDA 为什么必须在 SCL 高电平期间装死3.1 数据的有效性采样点、建立时间与误触发的边界I2C 有一条看起来很霸道的规则SDA 上的数据只允许在 SCL 低电平期间改变SCL 为高电平期间必须保持稳定。这不是为了规整好看而是被两个用途抢同一根线逼出来的。SDA 同时承担数据线和控制信号线两个角色——起始条件和停止条件都是靠 SCL 高电平期间 SDA 的跳变来定义的。如果允许数据在高电平期间变化接收方就无法区分这是一个数据位还是这是一个起始条件。再往细看接收方并不是在整个高电平期间连续采样而是在高电平的某个窗口里取值标准模式要求数据在 SCL 上升沿之前至少稳定 tSU;DAT250ns快速模式 100ns而保持时间在规范里甚至可以给到 0。也就是说真正苛刻的是提前量数据必须在时钟爬上去之前就已经就位时钟落下来之后马上就可以改。这解释了为什么主频低的 MCU 用 GPIO 模拟 I2C 反而更容易稳——它把时序拉长了慢得安全而跑在几百兆的 MCU 上写软件延时一不留神就把 SCL 拉高的动作排在了 SDA 变化之前边沿挨得太近示波器上看是两条几乎重合的竖线。这里还有个隐蔽的坑起始/停止条件检测器通常是一个硬件状态机它对 SDA 的任何跳变都敏感包括毛刺。上拉电阻偏大、走线太长、附近有开关电源都会在高电平期间给 SDA 送进去一个几十纳秒的尖峰状态机把它当成 Start整个通信就直接脱轨了。规范里强调片上滤波器可以滤去毛刺说的就是这个没有滤波器的软件模拟实现只能靠外部串联小电阻和严格布线来压制。3.2 起始条件与重复起始控制信号就是违反数据规则的那两个边沿把规则说全SCL 为高电平时SDA 由高变低是起始条件 S由低变高是停止条件 P。注意这两个动作恰好就是数据有效性规则禁止的动作——协议故意把违规边沿征用成了控制信号这是 I2C 最节省引脚的一处设计。反过来推只要总线上出现 S 或 P说明时钟一定处于高电平且这是有意为之的控制动作不是数据。起始条件之后总线进入忙状态停止条件的某段时间之后总线才回到空闲。空闲态的定义也很物理SDA 和 SCL 都被上拉拉高没有任何器件在拉低。所以总线忙不忙不需要谁去广播读一下两根线的电平就知道。重复起始 Sr 值得单独说一句因为它是很多驱动 bug 的来源。一次读操作通常是写地址告诉从机我要读哪个寄存器→ 重复起始 → 读地址 → 读数据 → 停止中间的 Sr 不产生 P因此总线从头到尾没被释放过其他主机没有插进来的机会。这既是原子性的保证也意味着一旦在这中间某一步主机挂掉总线会一直停在忙的状态直到有人来收拾——第 5 章会讲怎么收拾。3.3 字节格式与第 9 个时钟ACK 到底是什么时候被谁驱动的数据按字节传每字节 8 位高位在前MSB first后面紧跟第 9 个时钟作为应答位。这个第 9 个时钟是整段时序里唯一一次方向切换前 8 个时钟由发送方驱动 SDA第 9 个时钟发送方必须松手由接收方驱动。对写操作来说主机是发送方从机是接收方从机在第 9 个时钟拉低 SDA 表示这个字节我收下了。对读操作来说方向反过来从机发数据主机接收主机在第 9 个时钟拉低表示我还要下一个字节拉高不拉低也就是 NACK表示够了别再发了。所以 NACK 在 I2C 里有两个完全不同的语义地址阶段收到 NACK意思是这个地址上没有器件数据阶段由主机接收方发出 NACK意思是传输正常结束。把这两个语义混在一起就会出现读最后一个字节时报警告这种假故障。还有一层ACK 周期里接收方拉低 SDA 也是线与操作其他器件此时都在松手不会干扰。如果总线上某颗器件因为电源没起来、地址配错、或者内部状态机卡死而不拉低主机读到的就是高判为 NACK。所以 NACK 本身不是错误码它是一个中性的物理事实需要结合上下文解释。3.4 用 GPIO 复刻时序位操作代码里藏着协议的骨架把上面的规则翻成位操作代码会短得出人意料。下面这段刻意省略了具体寄存器只保留时序骨架重点看每个动作之间的顺序关系。/* SDA/SCL 均配置为开漏输出读引脚前先写 1 释放总线 */ #define SDA_H() gpio_write(SDA_PIN, 1) #define SDA_L() gpio_write(SDA_PIN, 0) #define SCL_H() gpio_write(SCL_PIN, 1) #define SCL_L() gpio_write(SCL_PIN, 0) #define SDA_READ() gpio_read(SDA_PIN) static void i2c_start(void) { SDA_H(); SCL_H(); delay_ns(TSU_DAT); /* 空闲两线都被上拉拉高 */ SDA_L(); /* SCL 高期间 SDA 下降 Start */ delay_ns(THD_STA); SCL_L(); /* 拉低时钟进入数据传输阶段 */ } static int i2c_write_byte(uint8_t b) { for (int i 7; i 0; i--) { /* MSB first */ if (b (1u i)) SDA_H(); else SDA_L(); delay_ns(TSU_DAT); /* 数据必须先于时钟就位 */ SCL_H(); delay_ns(THIGH); /* 从机在此窗口内采样 */ SCL_L(); delay_ns(TLOW); /* 低电平期间才允许改 SDA */ } SDA_H(); /* 第 9 个时钟发送方必须释放 SDA */ delay_ns(TSU_DAT); SCL_H(); delay_ns(THIGH); int ack (SDA_READ() 0); /* 接收方拉低 ACK */ SCL_L(); return ack; } static void i2c_stop(void) { SDA_L(); SCL_H(); delay_ns(TSU_DAT); /* 先让 SCL 到高 */ SDA_H(); /* SCL 高期间 SDA 上升 Stop */ delay_ns(TBUF); }i2c_write_byte里最能说明问题的是三处顺序写 SDA 在拉高 SCL 之前满足 tSU;DAT、拉低 SCL 在改 SDA 之前满足数据有效性、第 9 个时钟前把 SDA 置高释放总线交给接收方。TSU_DAT这类常量不是随便填的标准模式对应的量级是几百纳秒快速模式是一百纳秒上下具体值查对应模式的时序表THIGH、TLOW决定实际速率占空比不必 50%但低电平时间不能短于规范最小值。这段代码跑在几十兆的 MCU 上时delay_ns很容易被编译器优化掉或者被中断打断一旦被打断就会在总线上留下一个超长的低电平——从机不会报错只会安静地等于是表现为偶发的通信卡顿。4. 仲裁与时钟同步多个主机同时说话为什么数据不会被撕碎4.1 时钟同步低电平由最慢的定高电平由最快的定多主机总线的第一道难题是时钟每个主机都有自己的 SCL 发生器频率不可能严格一致如果各发各的总线上会出现两路时钟叠加的乱码。I2C 的解法完全依赖线与SCL 上只要有一个主机在拉低它就是低所有主机都松手它才被上拉变高。由此得到两条结论。低电平周期由低电平持续时间最长的主机决定——短的那个数完自己的低电平时间想拉高但线还是低的别人还拉着它只能进入等待状态等线真的变高再开始数高电平。高电平周期由高电平持续时间最短的主机决定——它先数完先把线拉低其他主机的高电平计数被迫中断。最终总线上的时钟是所有人时钟的最慢低电平 最快高电平的合成。这个机制看起来只是解决了频率不一致实际作用更大它保证了所有主机在同一个位边界上对齐只有这样逐位仲裁才有意义。如果两个主机的时钟相位错开半个位它们在 SDA 上比较的根本不是同一位数据仲裁结果就毫无意义。4.2 逐位仲裁发 1 读出 0 的那一刻主机就降级成了从机仲裁的规则一句话能说完主机每发一位就回读 SDA 一次如果自己发的是 1松手而读回是 0说明有别的主机在拉低自己输了立刻停止驱动 SDA转为从机接收状态。赢家甚至不知道自己赢过——它只是继续发从头到尾没被打断。这套机制能成立前提是赢家的数据就是总线的数据。因为线与的结果永远等于所有竞争者中最低的那个值有 0 则 0而输的那个正是因为发了 1 才输的所以总线上呈现的始终是赢家的报文不需要重传也没有任何位被破坏。这是 I2C 相比某些冲突后随机退避重发的总线在效率上的关键差异仲裁的代价只是败方要重新排队报文本身零损失。仲裁不只发生在地址阶段。两个主机寻址同一个从机时地址位全部相同仲裁会一路延续到数据位如果一个是读一个是写R/W 位不同仲裁在第一个字节的最低位就分出胜负。甚至 ACK 位也参与仲裁主机发送器和主机接收器在应答时钟上的行为不同谁的表现和总线不一致谁退出。这意味着仲裁窗口覆盖了从起始条件到停止条件的整段传输直到总线上只剩一个主机为止。一个实践中的推论软件模拟的 I2C 主机如果只做写、不做回读就等于主动放弃了仲裁能力。在单主机系统里这没问题但只要板子上存在第二个可能发起传输的主机比如另一颗 MCU、或者带主控能力的调试接口就必须老老实实每一位都读回来比对否则数据损坏会以平时都对、偶尔错一个字节的形式出现用逻辑分析仪抓十次也未必复现。4.3 时钟拉伸从机唯一能踩刹车的手段从机在 I2C 里天然是被动的——它不能主动发起传输只能等主机来问。但有一件事它能做把 SCL 拉住不放。从机在第 9 个 ACK 之后继续保持 SCL 低电平主机想拉高也拉不高线与只能干等从机处理完内部事务比如 EEPROM 的写周期、ADC 的转换、中断服务再松手主机才继续往下一个字节走。这是 I2C 里唯一的流控手段也是它能在低速器件和高速主机之间共存的原因不需要协商速率慢的器件自己决定什么时候让时钟前进。代价是主机必须尊重这个信号——很多硬件 I2C 外设有超时机制如果从机拉太久主机可能判超时并复位总线把一次本来正常的慢操作变成错误。拉伸还有个容易忽略的细节它发生在字节边界之后、ACK 位之后也就是说第 9 个时钟的低电平期间就可能开始。所以主机在发完一个字节后不能假设下一个时钟一定是我的必须先确认 SCL 真的回到了高电平再开始下一位。手写的位操作代码里如果少了这个检查遇到会拉伸的从机比如某些带内部复位的传感器就会在某个字节之后整段错位。4.4 代码一次完整的写事务与总线恢复把前三节的机制拼起来一次典型的寄存器写长这样Start → 从机地址W → ACK → 寄存器地址 → ACK → 数据 → ACK → Stop。每一步都要检查 ACKNACK 时立刻 Stop 释放总线而不是继续往下发——继续发只会让从机状态机更乱。/* 返回 0 表示成功负数表示在第几步失败便于定位 */ static int i2c_write_reg(uint8_t addr7, uint8_t reg, uint8_t val) { i2c_start(); if (!i2c_write_byte((addr7 1) | 0)) { i2c_stop(); return -1; } if (!i2c_write_byte(reg)) { i2c_stop(); return -2; } if (!i2c_write_byte(val)) { i2c_stop(); return -3; } i2c_stop(); return 0; } /* 总线锁死恢复主机在传输中途复位从机可能还占着 SDA 等第 9 个时钟 */ static int i2c_bus_recover(void) { if (SDA_READ() 1) return 0; /* 线是自由的不需要恢复 */ for (int i 0; i 9; i) { /* 补最多 9 个时钟把它送过 ACK */ SCL_L(); delay_us(5); SCL_H(); delay_us(5); if (SDA_READ() 1) break; /* 从机松手了 */ } i2c_stop(); /* 再补一个 Stop 复位所有状态机 */ return (SDA_READ() 1) ? 0 : -1; /* 还低说明是硬件问题 */ }i2c_write_reg里那个addr7 1是关键7 位地址左移一位后最低位留给读写方向这是第 5 章要展开的地址格式问题。i2c_bus_recover则是实战中必备的兜底主机侧发生看门狗复位时从机可能正好在输出一个 0 位或者等待 ACK它不知道主机已经重启会一直拉着 SDA。新启动的主机如果直接发 Start会因为 SDA 已经是低的而发不出下降沿表现为总线彻底没反应。补 9 个时钟脉冲就是替从机把它没走完的那个字节走完让它吐出 ACK 松手再用一个 Stop 收尾。5. 排查I2C 通信失败时那几条踩过的坑5.1 现象波形上升沿像馒头ACK 位总是读成高原因上拉电阻照抄了别人的板子现象很好认逻辑分析仪上 SCK 方方正正SDA 的上升沿却是个圆润的斜坡读 ACK 的那一位常常被判成 NACK但重试几次又能通。原因几乎总是上拉电阻值偏大配上一块电容不小的板子上升时间 tr 超过了当前模式的预算接收方的采样点落在斜坡上采到 0 还是 1 取决于温度、批次和运气。开发板上能跑是因为人家只挂了两颗器件、走线三厘米换成八颗器件加一段排线Cb 翻了几倍同一只电阻就不够用了。解决方式是回到公式算先把 Cb 估出来器件数 × 约 10pF 加上走线再用 tr ≤ 0.8473 × Rp × Cb 反推 Rp 上限同时用 (VDD − VOL)/IOL 校核下限取窗口中间值。改完电阻仍然上不去就说明电容实在太大要么加 I2C 缓冲器把总线分段要么降速运行。这里最忌讳的做法是再加一只电阻并联——两只电阻并联确实降低了阻值但位置不对的话只会让某一段的上升沿变好、另一段维持原状问题从全都不稳变成局部不稳更难查。5.2 现象总线彻底没反应SDA 长期被拉低主机发不出起始条件原因从机在等一个永远不会来的时钟这个坑在带看门狗的产品上出现频率极高。主机正在读一个从机的数据读到一半因为某个异常复位了从机还停在自己的输出位上等着主机给它第 9 个时钟。重新初始化后主机去发 StartSDA 已经是低电平从高到低的下降沿根本产生不了硬件外设直接报总线错误或者更糟——外设认为自己发出了 Start从机也这么认为双方对着一个错位的时序往下跑。定位方法很简单不通信时用万用表量 SDA 对地电压如果是零点几伏而不是接近 VDD基本可以确认被某颗器件拉死。解决办法就是上一节那段恢复代码用 GPIO 把 SCL 当普通输出手动打 9 个时钟加一个 Stop让从机把这个字节走完。真正值得做的是把恢复代码放进初始化流程每次上电先检查 SDA 是否为高不高于就先恢复再初始化外设这条习惯能省掉很多偶发不开机的现场返修。5.3 现象写操作一切正常读操作第一个字节就 NACK原因7 位地址和 8 位地址混用这个错误几乎每个写 I2C 驱动的人都犯过一次。器件的规格书里给的地址是 7 位比如写作 0x50而某些驱动接口、或者从别人代码里抄来的宏用的是把读写位算进去的 8 位地址写作 0xA0 / 0xA1。这两套写法只要有一处混用就出现了写能通、读不通或者完全相反的现象因为写地址左移后刚好撞上了另一个器件的地址或者撞上了保留地址段。判断方法很直接把总线上实际发出的第一个字节抓出来和规格书里的 7 位地址左移一位对比。规范的做法是在驱动层统一按 7 位地址存储在拼第一个字节时左移并或上读写位接口对外只暴露 7 位地址。另外留个心眼有些老器件的地址实际上是地址 固定读写位规格书里给的就是 8 位形式遇到这种要在驱动注释里写清楚别让下一个人再踩一次。5.4 现象单主机系统好好的接上第二颗能发起传输的器件后偶发数据错乱原因软件模拟没有做回读仲裁单主机的时候位操作代码只写不读完全没问题因为没人跟它抢。一旦总线上出现第二个主机——另一颗 MCU、一个可做主控的调试接口、甚至某个上电瞬间会乱发信号的器件——没有回读的模拟实现就等于放弃了仲裁能力两个主机同时驱动 SDA总线上出现的是它们的逻辑与双方都以为自己发的是对的报文被悄悄改写谁都不会报错。解决方式是给模拟实现的每一位加上回读比对发 1 之后读回 0 就说明输了立即停止驱动、转为接收并把自己标记为仲裁失败交由上层决定是否重试。同时要保证 SDA 的引脚配置真的是开漏输出而不是推挽——推挽输出遇到对方拉低就是短路轻则波形畸变重则烧引脚。这条经验的价值在于它把一类看起来像随机故障的问题变成了一个有明确检测点的状态机分支。5.5 现象上电瞬间从机偶尔收到一个假起始条件第一条命令就失败原因浮空引脚上的毛刺上电时序是最容易被忽略的一段。电源还没稳、上拉电阻还没把线拉到 VDD 的时候SDA 和 SCL 处于浮空状态任何一点耦合都会在线上产生跳变。从机的起始条件检测器一上电就开始工作它不管电源稳不稳看到 SCL 高、SDA 下降就认为传输开始了于是进入接收状态等着后面永远不会来的时钟。对策有三层硬件上给 SDA/SCL 串小阻值电阻并在靠近器件处加小电容抑制高频毛刺时序上保证主机在从机电源稳定之后才开始通信必要时主机先把两根线拉低一小段时间再释放人为制造一个干净的 Stop 让所有从机状态机复位软件上在初始化后的第一次通信前先发一个 Stop哪怕总线上什么都没有。这三层里最有效的是第二层因为它从物理上保证了所有从机在通信开始前都处于空闲态。6. 从 100k 到 3.4M 再到混合电压每一次提速都在付电气代价把三种速率模式并排放会发现它们的差别几乎全在电气层协议层一个字没改。模式速率上限上拉方式关键电气约束标准模式100 kbit/s电阻上拉到 VDD总线电容 ≤ 400pF上升时间 ≤ 1000ns快速模式400 kbit/s电阻上拉 输出级斜率控制上升时间 ≤ 300ns输出级加斜率控制与输入滤波改善 EMC高速模式1.7 / 3.4 Mbit/s主机侧电流源上拉SDA/SCL 串阻需要电桥隔离低速段电容传输前用主机码切换从标准到快速代价是把上升时间的预算从 1000ns 压到 300ns器件数量不变的前提下 Rp 必须成比例减小灌电流随之上升于是规范给输出级加了斜率控制——限制下降沿的陡度把高频谐波压下去顺带缓解了 EMI。从快速到高速电阻上拉这条路彻底走到头3.4Mbit/s 要求上升沿在几十纳秒量级靠电阻给几百 pF 充电根本做不到只能改成主机侧电流源上拉用恒流把电容顶上去同时在高速段和低速段之间放一个电桥把低速段的 400pF 挡在外面让高速传输只面对很小的局部电容。为了一次传输里能同时容纳两种速度规范还设计了主机码传输开始时用低速时序发一个特殊的主机码所有从机看到它就切到高速模式结束后再切回来。这里的设计取舍非常值得琢磨。I2C 明明可以像别的总线那样升级换代、不兼容旧器件但它每一次提速都坚持向后兼容快速模式器件可以在 100k 系统里用高速模式器件可以和标准模式器件挂在同一条总线上只是分处电桥两侧。代价是规范里堆了大量混合速度系统的时序要求和电桥时序约束实现复杂度落在了主控和电桥上而不是逼所有器件一起换。另一个取舍是电平转换当总线上同时有 3.3V 和更低电压的器件时不能简单用电阻分压因为开漏输出是双向的两个方向的电平都要转换于是规范专门给了用一只 MOS 管加两只上拉构成的双向电平转换电路——利用 MOS 管的体二极管和栅极自偏置让两侧各自拉到自己的 VDD不需要方向控制信号。验证这类系统有个很实用的办法不要只看通信成功与否要看边沿。把示波器探头挂在实际器件的引脚上不是主控引脚量最远端从机的上升时间和 VOL这两个数才反映真实的裕量。通信能通和有裕量是两回事前者是当前温度下的运气。我自己的教训是早年在一条挂了七八颗器件的板子上直接沿用了开发板的 4.7k实验室里跑了一周都没事一到冬天整机在现场开始间歇性报错。从那以后我每画一版 I2C都强制把 Cb 估一遍、把 Rp 窗口算一遍再留一段总线恢复代码在初始化里哪怕这颗芯片的手册写着内置上拉。希望帮到你。本文还有配套的精品资源点击获取 
长河君 · 2026/10/31 20:55:29 · 阅读 1.2k I2C总线从开漏上拉到多主机仲裁与总线恢复
简介《I2C总线协议详解中文》是一份面向嵌入式开发初学者、硬件工程师及电子类专业学生的PDF技术文档围绕I2C双向二线制串行总线的通信原理与规范展开可用于入门学习、协议查阅和接口调试参考。全文从版本演进切入梳理1.0至2.1规范在速率、地址空间和通信机制上的变化并说明总线对设计人员与厂商在布线、成本、可靠性和模块化方面的益处随后讲解SDA/SCL信号线、主从设备、标准/快速/高速模式、数据有效性、起始与停止条件、字节格式与应答、仲裁与时钟同步以及7位和10位寻址等核心内容目录层次较清晰便于按主题检索。资源包共1个PDF文件大小约872KB轻量易存适合在电脑或移动端随时翻阅。已有842人学习下载可作为理解I2C时序、地址格式和总线通信流程的案头资料。1. I2C 的答案藏在一根被上拉的线上两根线凭什么撑起一整套总线多数人对 I2C 的印象是两根线、简单、慢。但把时序图和电气图叠在一起看会遇到一个反直觉的事实I2C 真正的复杂度不在协议层而在电气层。多主机仲裁、时钟同步、应答、时钟拉伸这四件看起来毫不相干的事最后都由同一条规则解释——挂在总线上的任何器件都只能把线往下拉没有资格把线往上推。高电平是上拉电阻给的不是器件给的。理解到这一层很多玄学问题会自动消失为什么换个上拉电阻通信就好了为什么主机复位后总线会锁死为什么慢速从机能拖住整个系统。I2C 是少见的、协议语义直接长在电路特性上的总线读懂那根电阻比背时序表有用得多。2. 开漏输出与线与上拉电阻为什么决定了协议的全部上限2.1 谁有资格拉高开漏级的电流路径与线与的数学先看一条物理事实。I2C 器件引脚内部接的是一个开漏Open-Drain或开集电极的管子它的漏极只连到 SDA 或 SCL源极接地。这个管子导通时把线拉到地关断时引脚处于高阻态什么都不做。线要回到高电平只能靠外部那只上拉电阻 Rp 通过电源把总线电容充上去。所以总线上任意时刻的电平等于所有器件输出状态的逻辑与只要有一个器件在拉低线就是低的只有所有器件都松手线才会被 Rp 慢慢抬到 VDD。这条线与关系是整个协议的物理前提它带来两个直接后果。第一任何器件都不能强行输出高电平去顶另一个输出低电平的器件否则就是两个推挽输出对打大电流烧管子的经典事故开漏天然避开了电气冲突。第二正因为高电平是没人拉的被动结果总线从低到高的速度完全由 Rp 和总线电容 Cb 决定规范里给出的经验式是 tr ≈ 0.8473 × Rp × Cb这个 0.8473 是把上升沿定义在 0.3VDD 到 0.7VDD 之间推出来的系数。于是选型变成一道双向夹逼的题Rp 太大上升沿爬不上去采样点还没到 VIH 就被判成低电平Rp 太小器件拉低时灌进管子的电流超标VOL 抬起来同样会被判错。这两条约束正好给出窗口。def rp_window(vdd, vol_max, iol, cb, tr_max): 返回上拉电阻的可用区间 [rp_min, rp_max]单位欧姆 # 下限器件把线拉低时灌入电流不能超过 IOL且 VOL 不能超过 vol_max rp_min (vdd - vol_max) / iol # 上限上升沿必须在 tr_max 内从 0.3VDD 爬到 0.7VDD rp_max tr_max / (0.8473 * cb) return rp_min, rp_max # 3.3V 系统VOL 0.4V灌电流能力 3mA # 总线电容 200pF快速模式要求上升时间 300ns print(rp_window(3.3, 0.4, 0.003, 200e-12, 300e-9)) # 大约输出 (966.7, 1770.5)中间取 1.5k 比较稳妥这段代码里vdd和vol_max来自电源与器件手册iol是器件在 VOL 下能吸收的电流cb是整条总线的等效电容引脚电容加走线电容tr_max由工作模式决定标准模式 1000ns快速模式 300ns。算出来的窗口往往比想象中窄200pF 下只剩不到两倍余量这就是为什么从别的板子上扒一个 4.7k 过来经常翻车——老板子器件少、走线短Cb 只有几十 pF4.7k 勉强够用换到器件多、排线长的板子上同一只电阻就爬不上去了。2.2 一条线与逻辑被复用了三次仲裁、同步、应答顺着线与继续往下推会发现协议设计者把这一个电气特性榨得干干净净。第一种复用是应答第 9 个时钟周期里发送方必须释放 SDA接收方把 SDA 拉低表示 ACK。发送方自己去读这条线读到低就是收到了读到高就是 NACK。整个过程不需要任何额外的应答信号线因为谁在拉低这件事本来就是线与允许的操作。第二种复用是多主机仲裁。两个主机同时发数据一个想发 1松手让上拉决定一个想发 0拉低线与的结果是 0。想发 1 的那个主机回读 SDA发现读到的和自己发出的不一致立刻知道自己输了关闭输出级退出竞争。这里没有任何冲突检测包或重传退避的机制仲裁是逐位实时完成的而且败方退出的瞬间胜方的数据完全没有被打断过——因为败方松手时它本来也没在拉低。第三种复用是时钟同步。多主机的 SCL 也是线与的所以低电平周期由所有主机里最长的那个决定高电平周期由最短的那个决定。同步不是靠软件协商时钟频率而是靠电容充电这个物理过程自然对齐。这三种机制合起来几乎就是 I2C 协议里高级功能的全部而它们的成本是一根电阻。提示仲裁和时钟同步都依赖器件能回读自己刚写出去的电平。如果某个驱动把 SDA 配成推挽输出或者 GPIO 模拟时序里只写不读仲裁机制就形同虚设多主机环境下的数据损坏会以极低的概率随机出现非常难查。2.3 400pF 不是协议规定是上升时间反推出来的器件数量上限规范里说挂到总线上的器件数量只受总线最大电容 400pF 限制这句话常被当成一条硬性指标背下来。它的真实含义其实是上一条公式的反解在标准模式 1000ns 的上升沿预算里如果 Rp 取一个合理值比如 4.7k 到 10k 之间Cb 一旦超过 400pFtr 就超预算了。换句话说400pF 是这个协议还能跑的上限不是这个协议允许你挂这么多器件的许可。按每颗器件引脚 10pF 左右估算400pF 在纸面上能挂三四十个器件实际板子上挂超过十个就该开始算账PCB 走线每厘米有一两个 pF 量级的电容排线、连接器、ESD 器件都要计入。Cb 一涨能用的 Rp 窗口就往下压最后压到器件灌电流能力都撑不住。这也是为什么高速模式必须引入电流源上拉和串阻——电阻上拉在几百 pF 电容面前已经无解了第 6 章会展开。3. 位传输SDA 为什么必须在 SCL 高电平期间装死3.1 数据的有效性采样点、建立时间与误触发的边界I2C 有一条看起来很霸道的规则SDA 上的数据只允许在 SCL 低电平期间改变SCL 为高电平期间必须保持稳定。这不是为了规整好看而是被两个用途抢同一根线逼出来的。SDA 同时承担数据线和控制信号线两个角色——起始条件和停止条件都是靠 SCL 高电平期间 SDA 的跳变来定义的。如果允许数据在高电平期间变化接收方就无法区分这是一个数据位还是这是一个起始条件。再往细看接收方并不是在整个高电平期间连续采样而是在高电平的某个窗口里取值标准模式要求数据在 SCL 上升沿之前至少稳定 tSU;DAT250ns快速模式 100ns而保持时间在规范里甚至可以给到 0。也就是说真正苛刻的是提前量数据必须在时钟爬上去之前就已经就位时钟落下来之后马上就可以改。这解释了为什么主频低的 MCU 用 GPIO 模拟 I2C 反而更容易稳——它把时序拉长了慢得安全而跑在几百兆的 MCU 上写软件延时一不留神就把 SCL 拉高的动作排在了 SDA 变化之前边沿挨得太近示波器上看是两条几乎重合的竖线。这里还有个隐蔽的坑起始/停止条件检测器通常是一个硬件状态机它对 SDA 的任何跳变都敏感包括毛刺。上拉电阻偏大、走线太长、附近有开关电源都会在高电平期间给 SDA 送进去一个几十纳秒的尖峰状态机把它当成 Start整个通信就直接脱轨了。规范里强调片上滤波器可以滤去毛刺说的就是这个没有滤波器的软件模拟实现只能靠外部串联小电阻和严格布线来压制。3.2 起始条件与重复起始控制信号就是违反数据规则的那两个边沿把规则说全SCL 为高电平时SDA 由高变低是起始条件 S由低变高是停止条件 P。注意这两个动作恰好就是数据有效性规则禁止的动作——协议故意把违规边沿征用成了控制信号这是 I2C 最节省引脚的一处设计。反过来推只要总线上出现 S 或 P说明时钟一定处于高电平且这是有意为之的控制动作不是数据。起始条件之后总线进入忙状态停止条件的某段时间之后总线才回到空闲。空闲态的定义也很物理SDA 和 SCL 都被上拉拉高没有任何器件在拉低。所以总线忙不忙不需要谁去广播读一下两根线的电平就知道。重复起始 Sr 值得单独说一句因为它是很多驱动 bug 的来源。一次读操作通常是写地址告诉从机我要读哪个寄存器→ 重复起始 → 读地址 → 读数据 → 停止中间的 Sr 不产生 P因此总线从头到尾没被释放过其他主机没有插进来的机会。这既是原子性的保证也意味着一旦在这中间某一步主机挂掉总线会一直停在忙的状态直到有人来收拾——第 5 章会讲怎么收拾。3.3 字节格式与第 9 个时钟ACK 到底是什么时候被谁驱动的数据按字节传每字节 8 位高位在前MSB first后面紧跟第 9 个时钟作为应答位。这个第 9 个时钟是整段时序里唯一一次方向切换前 8 个时钟由发送方驱动 SDA第 9 个时钟发送方必须松手由接收方驱动。对写操作来说主机是发送方从机是接收方从机在第 9 个时钟拉低 SDA 表示这个字节我收下了。对读操作来说方向反过来从机发数据主机接收主机在第 9 个时钟拉低表示我还要下一个字节拉高不拉低也就是 NACK表示够了别再发了。所以 NACK 在 I2C 里有两个完全不同的语义地址阶段收到 NACK意思是这个地址上没有器件数据阶段由主机接收方发出 NACK意思是传输正常结束。把这两个语义混在一起就会出现读最后一个字节时报警告这种假故障。还有一层ACK 周期里接收方拉低 SDA 也是线与操作其他器件此时都在松手不会干扰。如果总线上某颗器件因为电源没起来、地址配错、或者内部状态机卡死而不拉低主机读到的就是高判为 NACK。所以 NACK 本身不是错误码它是一个中性的物理事实需要结合上下文解释。3.4 用 GPIO 复刻时序位操作代码里藏着协议的骨架把上面的规则翻成位操作代码会短得出人意料。下面这段刻意省略了具体寄存器只保留时序骨架重点看每个动作之间的顺序关系。/* SDA/SCL 均配置为开漏输出读引脚前先写 1 释放总线 */ #define SDA_H() gpio_write(SDA_PIN, 1) #define SDA_L() gpio_write(SDA_PIN, 0) #define SCL_H() gpio_write(SCL_PIN, 1) #define SCL_L() gpio_write(SCL_PIN, 0) #define SDA_READ() gpio_read(SDA_PIN) static void i2c_start(void) { SDA_H(); SCL_H(); delay_ns(TSU_DAT); /* 空闲两线都被上拉拉高 */ SDA_L(); /* SCL 高期间 SDA 下降 Start */ delay_ns(THD_STA); SCL_L(); /* 拉低时钟进入数据传输阶段 */ } static int i2c_write_byte(uint8_t b) { for (int i 7; i 0; i--) { /* MSB first */ if (b (1u i)) SDA_H(); else SDA_L(); delay_ns(TSU_DAT); /* 数据必须先于时钟就位 */ SCL_H(); delay_ns(THIGH); /* 从机在此窗口内采样 */ SCL_L(); delay_ns(TLOW); /* 低电平期间才允许改 SDA */ } SDA_H(); /* 第 9 个时钟发送方必须释放 SDA */ delay_ns(TSU_DAT); SCL_H(); delay_ns(THIGH); int ack (SDA_READ() 0); /* 接收方拉低 ACK */ SCL_L(); return ack; } static void i2c_stop(void) { SDA_L(); SCL_H(); delay_ns(TSU_DAT); /* 先让 SCL 到高 */ SDA_H(); /* SCL 高期间 SDA 上升 Stop */ delay_ns(TBUF); }i2c_write_byte里最能说明问题的是三处顺序写 SDA 在拉高 SCL 之前满足 tSU;DAT、拉低 SCL 在改 SDA 之前满足数据有效性、第 9 个时钟前把 SDA 置高释放总线交给接收方。TSU_DAT这类常量不是随便填的标准模式对应的量级是几百纳秒快速模式是一百纳秒上下具体值查对应模式的时序表THIGH、TLOW决定实际速率占空比不必 50%但低电平时间不能短于规范最小值。这段代码跑在几十兆的 MCU 上时delay_ns很容易被编译器优化掉或者被中断打断一旦被打断就会在总线上留下一个超长的低电平——从机不会报错只会安静地等于是表现为偶发的通信卡顿。4. 仲裁与时钟同步多个主机同时说话为什么数据不会被撕碎4.1 时钟同步低电平由最慢的定高电平由最快的定多主机总线的第一道难题是时钟每个主机都有自己的 SCL 发生器频率不可能严格一致如果各发各的总线上会出现两路时钟叠加的乱码。I2C 的解法完全依赖线与SCL 上只要有一个主机在拉低它就是低所有主机都松手它才被上拉变高。由此得到两条结论。低电平周期由低电平持续时间最长的主机决定——短的那个数完自己的低电平时间想拉高但线还是低的别人还拉着它只能进入等待状态等线真的变高再开始数高电平。高电平周期由高电平持续时间最短的主机决定——它先数完先把线拉低其他主机的高电平计数被迫中断。最终总线上的时钟是所有人时钟的最慢低电平 最快高电平的合成。这个机制看起来只是解决了频率不一致实际作用更大它保证了所有主机在同一个位边界上对齐只有这样逐位仲裁才有意义。如果两个主机的时钟相位错开半个位它们在 SDA 上比较的根本不是同一位数据仲裁结果就毫无意义。4.2 逐位仲裁发 1 读出 0 的那一刻主机就降级成了从机仲裁的规则一句话能说完主机每发一位就回读 SDA 一次如果自己发的是 1松手而读回是 0说明有别的主机在拉低自己输了立刻停止驱动 SDA转为从机接收状态。赢家甚至不知道自己赢过——它只是继续发从头到尾没被打断。这套机制能成立前提是赢家的数据就是总线的数据。因为线与的结果永远等于所有竞争者中最低的那个值有 0 则 0而输的那个正是因为发了 1 才输的所以总线上呈现的始终是赢家的报文不需要重传也没有任何位被破坏。这是 I2C 相比某些冲突后随机退避重发的总线在效率上的关键差异仲裁的代价只是败方要重新排队报文本身零损失。仲裁不只发生在地址阶段。两个主机寻址同一个从机时地址位全部相同仲裁会一路延续到数据位如果一个是读一个是写R/W 位不同仲裁在第一个字节的最低位就分出胜负。甚至 ACK 位也参与仲裁主机发送器和主机接收器在应答时钟上的行为不同谁的表现和总线不一致谁退出。这意味着仲裁窗口覆盖了从起始条件到停止条件的整段传输直到总线上只剩一个主机为止。一个实践中的推论软件模拟的 I2C 主机如果只做写、不做回读就等于主动放弃了仲裁能力。在单主机系统里这没问题但只要板子上存在第二个可能发起传输的主机比如另一颗 MCU、或者带主控能力的调试接口就必须老老实实每一位都读回来比对否则数据损坏会以平时都对、偶尔错一个字节的形式出现用逻辑分析仪抓十次也未必复现。4.3 时钟拉伸从机唯一能踩刹车的手段从机在 I2C 里天然是被动的——它不能主动发起传输只能等主机来问。但有一件事它能做把 SCL 拉住不放。从机在第 9 个 ACK 之后继续保持 SCL 低电平主机想拉高也拉不高线与只能干等从机处理完内部事务比如 EEPROM 的写周期、ADC 的转换、中断服务再松手主机才继续往下一个字节走。这是 I2C 里唯一的流控手段也是它能在低速器件和高速主机之间共存的原因不需要协商速率慢的器件自己决定什么时候让时钟前进。代价是主机必须尊重这个信号——很多硬件 I2C 外设有超时机制如果从机拉太久主机可能判超时并复位总线把一次本来正常的慢操作变成错误。拉伸还有个容易忽略的细节它发生在字节边界之后、ACK 位之后也就是说第 9 个时钟的低电平期间就可能开始。所以主机在发完一个字节后不能假设下一个时钟一定是我的必须先确认 SCL 真的回到了高电平再开始下一位。手写的位操作代码里如果少了这个检查遇到会拉伸的从机比如某些带内部复位的传感器就会在某个字节之后整段错位。4.4 代码一次完整的写事务与总线恢复把前三节的机制拼起来一次典型的寄存器写长这样Start → 从机地址W → ACK → 寄存器地址 → ACK → 数据 → ACK → Stop。每一步都要检查 ACKNACK 时立刻 Stop 释放总线而不是继续往下发——继续发只会让从机状态机更乱。/* 返回 0 表示成功负数表示在第几步失败便于定位 */ static int i2c_write_reg(uint8_t addr7, uint8_t reg, uint8_t val) { i2c_start(); if (!i2c_write_byte((addr7 1) | 0)) { i2c_stop(); return -1; } if (!i2c_write_byte(reg)) { i2c_stop(); return -2; } if (!i2c_write_byte(val)) { i2c_stop(); return -3; } i2c_stop(); return 0; } /* 总线锁死恢复主机在传输中途复位从机可能还占着 SDA 等第 9 个时钟 */ static int i2c_bus_recover(void) { if (SDA_READ() 1) return 0; /* 线是自由的不需要恢复 */ for (int i 0; i 9; i) { /* 补最多 9 个时钟把它送过 ACK */ SCL_L(); delay_us(5); SCL_H(); delay_us(5); if (SDA_READ() 1) break; /* 从机松手了 */ } i2c_stop(); /* 再补一个 Stop 复位所有状态机 */ return (SDA_READ() 1) ? 0 : -1; /* 还低说明是硬件问题 */ }i2c_write_reg里那个addr7 1是关键7 位地址左移一位后最低位留给读写方向这是第 5 章要展开的地址格式问题。i2c_bus_recover则是实战中必备的兜底主机侧发生看门狗复位时从机可能正好在输出一个 0 位或者等待 ACK它不知道主机已经重启会一直拉着 SDA。新启动的主机如果直接发 Start会因为 SDA 已经是低的而发不出下降沿表现为总线彻底没反应。补 9 个时钟脉冲就是替从机把它没走完的那个字节走完让它吐出 ACK 松手再用一个 Stop 收尾。5. 排查I2C 通信失败时那几条踩过的坑5.1 现象波形上升沿像馒头ACK 位总是读成高原因上拉电阻照抄了别人的板子现象很好认逻辑分析仪上 SCK 方方正正SDA 的上升沿却是个圆润的斜坡读 ACK 的那一位常常被判成 NACK但重试几次又能通。原因几乎总是上拉电阻值偏大配上一块电容不小的板子上升时间 tr 超过了当前模式的预算接收方的采样点落在斜坡上采到 0 还是 1 取决于温度、批次和运气。开发板上能跑是因为人家只挂了两颗器件、走线三厘米换成八颗器件加一段排线Cb 翻了几倍同一只电阻就不够用了。解决方式是回到公式算先把 Cb 估出来器件数 × 约 10pF 加上走线再用 tr ≤ 0.8473 × Rp × Cb 反推 Rp 上限同时用 (VDD − VOL)/IOL 校核下限取窗口中间值。改完电阻仍然上不去就说明电容实在太大要么加 I2C 缓冲器把总线分段要么降速运行。这里最忌讳的做法是再加一只电阻并联——两只电阻并联确实降低了阻值但位置不对的话只会让某一段的上升沿变好、另一段维持原状问题从全都不稳变成局部不稳更难查。5.2 现象总线彻底没反应SDA 长期被拉低主机发不出起始条件原因从机在等一个永远不会来的时钟这个坑在带看门狗的产品上出现频率极高。主机正在读一个从机的数据读到一半因为某个异常复位了从机还停在自己的输出位上等着主机给它第 9 个时钟。重新初始化后主机去发 StartSDA 已经是低电平从高到低的下降沿根本产生不了硬件外设直接报总线错误或者更糟——外设认为自己发出了 Start从机也这么认为双方对着一个错位的时序往下跑。定位方法很简单不通信时用万用表量 SDA 对地电压如果是零点几伏而不是接近 VDD基本可以确认被某颗器件拉死。解决办法就是上一节那段恢复代码用 GPIO 把 SCL 当普通输出手动打 9 个时钟加一个 Stop让从机把这个字节走完。真正值得做的是把恢复代码放进初始化流程每次上电先检查 SDA 是否为高不高于就先恢复再初始化外设这条习惯能省掉很多偶发不开机的现场返修。5.3 现象写操作一切正常读操作第一个字节就 NACK原因7 位地址和 8 位地址混用这个错误几乎每个写 I2C 驱动的人都犯过一次。器件的规格书里给的地址是 7 位比如写作 0x50而某些驱动接口、或者从别人代码里抄来的宏用的是把读写位算进去的 8 位地址写作 0xA0 / 0xA1。这两套写法只要有一处混用就出现了写能通、读不通或者完全相反的现象因为写地址左移后刚好撞上了另一个器件的地址或者撞上了保留地址段。判断方法很直接把总线上实际发出的第一个字节抓出来和规格书里的 7 位地址左移一位对比。规范的做法是在驱动层统一按 7 位地址存储在拼第一个字节时左移并或上读写位接口对外只暴露 7 位地址。另外留个心眼有些老器件的地址实际上是地址 固定读写位规格书里给的就是 8 位形式遇到这种要在驱动注释里写清楚别让下一个人再踩一次。5.4 现象单主机系统好好的接上第二颗能发起传输的器件后偶发数据错乱原因软件模拟没有做回读仲裁单主机的时候位操作代码只写不读完全没问题因为没人跟它抢。一旦总线上出现第二个主机——另一颗 MCU、一个可做主控的调试接口、甚至某个上电瞬间会乱发信号的器件——没有回读的模拟实现就等于放弃了仲裁能力两个主机同时驱动 SDA总线上出现的是它们的逻辑与双方都以为自己发的是对的报文被悄悄改写谁都不会报错。解决方式是给模拟实现的每一位加上回读比对发 1 之后读回 0 就说明输了立即停止驱动、转为接收并把自己标记为仲裁失败交由上层决定是否重试。同时要保证 SDA 的引脚配置真的是开漏输出而不是推挽——推挽输出遇到对方拉低就是短路轻则波形畸变重则烧引脚。这条经验的价值在于它把一类看起来像随机故障的问题变成了一个有明确检测点的状态机分支。5.5 现象上电瞬间从机偶尔收到一个假起始条件第一条命令就失败原因浮空引脚上的毛刺上电时序是最容易被忽略的一段。电源还没稳、上拉电阻还没把线拉到 VDD 的时候SDA 和 SCL 处于浮空状态任何一点耦合都会在线上产生跳变。从机的起始条件检测器一上电就开始工作它不管电源稳不稳看到 SCL 高、SDA 下降就认为传输开始了于是进入接收状态等着后面永远不会来的时钟。对策有三层硬件上给 SDA/SCL 串小阻值电阻并在靠近器件处加小电容抑制高频毛刺时序上保证主机在从机电源稳定之后才开始通信必要时主机先把两根线拉低一小段时间再释放人为制造一个干净的 Stop 让所有从机状态机复位软件上在初始化后的第一次通信前先发一个 Stop哪怕总线上什么都没有。这三层里最有效的是第二层因为它从物理上保证了所有从机在通信开始前都处于空闲态。6. 从 100k 到 3.4M 再到混合电压每一次提速都在付电气代价把三种速率模式并排放会发现它们的差别几乎全在电气层协议层一个字没改。模式速率上限上拉方式关键电气约束标准模式100 kbit/s电阻上拉到 VDD总线电容 ≤ 400pF上升时间 ≤ 1000ns快速模式400 kbit/s电阻上拉 输出级斜率控制上升时间 ≤ 300ns输出级加斜率控制与输入滤波改善 EMC高速模式1.7 / 3.4 Mbit/s主机侧电流源上拉SDA/SCL 串阻需要电桥隔离低速段电容传输前用主机码切换从标准到快速代价是把上升时间的预算从 1000ns 压到 300ns器件数量不变的前提下 Rp 必须成比例减小灌电流随之上升于是规范给输出级加了斜率控制——限制下降沿的陡度把高频谐波压下去顺带缓解了 EMI。从快速到高速电阻上拉这条路彻底走到头3.4Mbit/s 要求上升沿在几十纳秒量级靠电阻给几百 pF 充电根本做不到只能改成主机侧电流源上拉用恒流把电容顶上去同时在高速段和低速段之间放一个电桥把低速段的 400pF 挡在外面让高速传输只面对很小的局部电容。为了一次传输里能同时容纳两种速度规范还设计了主机码传输开始时用低速时序发一个特殊的主机码所有从机看到它就切到高速模式结束后再切回来。这里的设计取舍非常值得琢磨。I2C 明明可以像别的总线那样升级换代、不兼容旧器件但它每一次提速都坚持向后兼容快速模式器件可以在 100k 系统里用高速模式器件可以和标准模式器件挂在同一条总线上只是分处电桥两侧。代价是规范里堆了大量混合速度系统的时序要求和电桥时序约束实现复杂度落在了主控和电桥上而不是逼所有器件一起换。另一个取舍是电平转换当总线上同时有 3.3V 和更低电压的器件时不能简单用电阻分压因为开漏输出是双向的两个方向的电平都要转换于是规范专门给了用一只 MOS 管加两只上拉构成的双向电平转换电路——利用 MOS 管的体二极管和栅极自偏置让两侧各自拉到自己的 VDD不需要方向控制信号。验证这类系统有个很实用的办法不要只看通信成功与否要看边沿。把示波器探头挂在实际器件的引脚上不是主控引脚量最远端从机的上升时间和 VOL这两个数才反映真实的裕量。通信能通和有裕量是两回事前者是当前温度下的运气。我自己的教训是早年在一条挂了七八颗器件的板子上直接沿用了开发板的 4.7k实验室里跑了一周都没事一到冬天整机在现场开始间歇性报错。从那以后我每画一版 I2C都强制把 Cb 估一遍、把 Rp 窗口算一遍再留一段总线恢复代码在初始化里哪怕这颗芯片的手册写着内置上拉。希望帮到你。本文还有配套的精品资源点击获取