在 PCIe 链路调试的现场有一类问题几乎每个做过 16 GT/s 以上项目的人都遇到过板子已经投出去了走线长度、过孔背钻、连接器选型全都定死眼图算下来在接收端只剩 30 mV 出头抖动还在往外扩。这时候能动的只剩下两处一处是接收端的 CTLE 和 DFE另一处就是发送端那三个系数——也就是 FFE。很多人对这三个系数的理解停在“调大一点、调小一点”实际上它是一段有明确数学含义的有限冲激响应滤波系数背后的每一个 0.05 都对应着频域上一条曲线的形状变化。这篇就把 PCIe 均衡里 FFE 这一块的理论部分从头拆一遍它为什么存在、三个抽头各自补哪一段 ISI、系数怎么换算成 dB、规范里的 preset 和协商流程为什么这么设计以及我在实测中踩过的几类典型坑。适合已经接触过高速串行链路、想把这套东西真正吃透的硬件工程师和信号完整性工程师参考对刚入行、只会看眼图报告的同学也能当一个从现象到原理的过渡。