我已经记不清这是第几次芯片厂商来公司做技术交流时PPT最后一页都是那颗规划中的旗舰芯片。但这段时间听下来大家绕不开的话题始终是三个词行泊一体、存算一体、Chiplet。这三个词拼在一起恰好把自动驾驶SoC这两年的产业节奏和技术走向都带到了台前。前两年评估方案时大家问的是谁的TOPS更大、能接多少路摄像头、能不能跑BEV。现在再去评估问题已经变成这颗主芯片能不能用一套系统同时兜住行车和泊车下一代架构里权重数据还在不在往外搬以及芯片本身能不能像搭积木一样按车型高低配自由组合。这篇文章就沿着这三条主线往下拆。不管你是做域控制器的工程师、芯片产品规划的人还是单纯想搞懂自动驾驶硬件为什么变化这么快的技术爱好者顺着这条逻辑走一遍基本就能把行业里正在发生的事看明白。1. 行泊一体自动驾驶SoC产业提速的直接推手1.1 从“两套系统”到“一套系统”早几年的汽车电子架构是典型的分布式布局。行车ADAS和泊车辅助完全是两套独立的系统各有各的传感器、各有各的控制盒子。行车域控制器藏在挡风玻璃后面泊车控制器放在尾箱或者座椅下面中间靠CAN总线或者以太网交换信息。这种架构在功能简单的时候没有大问题但到了高阶辅助驾驶阶段痛点就非常明显。最大的问题是数据不互通。举个很常见的例子记忆泊车需要车子反复学习车位和路径但行车阶段感知到的一些关键信息泊车控制器根本拿不到。车开到停车场门口只能从头再扫一遍环境体验非常割裂。再比如通信链路两套控制器之间的指令转发有延迟行车过程中需要联动泊车系统时反应总感觉慢半拍。行泊一体的思路就是把行车和泊车统一放进一个域控制器甚至用一颗SoC全部搞定。行车时用大算力跑高速NOA驶入停车场后复用同一套感知、规划、控制链路去完成泊车。用户感知上是连贯的车上也不再是两个各干各的“大脑”。这套演进背后有两条驱动力。第一是成本压力OEM发现与其装两个控制器、布两套线束、调两套软件不如把资源集中起来一套解决方案覆盖更多车型。第二是软件定义汽车的趋势行车和泊车共用一套中间件、一套工具链后续OTA迭代效率会高很多。1.2 一颗行泊一体SoC要扛下多少活行泊一体对SoC的压力是实打实堆出来的。行车场景要求大算力跑BEV、Transformer这类重模型尤其现在高速NOA越来越复杂传感器的路数从七八路往十几路走。泊车场景看起来算法简单一些但环视拼接、车位检测、低速避障对ISP和延迟的要求一点不比高速场景低。这两类任务放在同一颗芯片上就像让一个员工同时干两份全职工作CPU得会调度NPU得会切换内存带宽得扛得住并发。我见过一些早期方案名义上叫行泊一体实际上还是双SoC行车一颗、泊车一颗只是放在了同一个域控盒子里。这种方案当然也算进步但真正意义上的行泊一体是单SoC主控一颗芯片同时跑行车和泊车两个功能域。要做到这一点芯片的CPU多核调度能力、NPU的时分复用能力、ISP对多路摄像头的实时处理能力都不能有短板。另外一个容易被忽略的点是整车的功耗和散热约束。座舱里可以塞大风扇但智驾域控制器装在车身内被动散热为主。大算力芯片在工作时如果NPU利用效率上不去功耗全部变成热量直接影响系统稳定性。所以行泊一体SoC比单纯追求大算力更需要在能效比上下功夫。1.3 为什么行泊一体能带动产业提速行泊一体对SoC产业的意义不止是多了几颗芯片的出货量而是改变了整个市场的需求结构。过去高阶智驾是高端车型的专属配置20万以上才舍得给一颗大算力SoC。行泊一体方案成熟之后功能可以下探到15万甚至10万级别的车型。一颗中等算力的行泊一体SoC同时承担行车和泊车硬件成本比两套独立系统低得多系统复杂度也大幅下降。这种“标配逻辑”一旦建立芯片出货量就是指数级增长。需求结构也在变。以前的高阶智驾芯片追求极致算力应用场景窄量也上不去。现在行泊一体把大部分能用到的中低档车型卷进来对应的主芯片主流算力落在80到150 TOPS区间这个区间对先进制程和封装的要求没那么极端供应链也更容易做稳定。更重要的是行泊一体给了新技术一个上车窗口。存算一体、Chiplet这些技术只有在足够大的量产规模支撑下才有动力去推进工程落地。没有行泊一体带来的规模化需求这些东西大概率还会继续停留在实验室和论文里面。所以我说行泊一体是整个自动驾驶SoC产业提速的第一块多米诺骨牌。2. 自动驾驶SoC核心架构拆解2.1 一颗智驾芯片的“五脏六腑”要理解后面存算一体、Chiplet的变革先得把一颗典型的自动驾驶SoC内部结构看明白。拿一颗当前主流的行泊一体SoC来说里面至少要包含CPU集群、NPU、GPU、ISP、片上存储和总线互联外加一个负责安全监控的独立MCU单元。CPU集群一般用若干颗车规级Arm核心组成跑操作系统、传感器调度、感知结果处理和控制规划。NPU是芯片里面积最大的模块之一做神经网络推理运算是AI算力指标TOPS的主要来源。GPU在智驾芯片里的角色相对边缘主要用于图形渲染和人机交互但在舱驾一体的趋势下GPU管线能力又开始变得重要起来。以下是一张我在评估芯片时常用的功能模块对照表你可以把它当成理解智驾芯片的速查表模块核心职责容易被忽略的细节CPU集群跑操作系统、规划控制、任务调度实时核与性能核是否分开设计直接影响延迟表现NPU跑CNN、BEV、Transformer等神经网络模型算力高不等于算子都能高效运行编译器匹配度是关键GPU图形渲染、UI显示、部分并行计算在舱驾一体方案里开始扮演更重要角色ISP多路图像信号实时预处理夜间、地库环境下感知效果的上限由ISP决定SRAM/NoC片上缓存与核间数据通信带宽不足时再大的TOPS也会被“饿死”安全岛MCU监控主芯片、实现ASIL-D功能安全等级安全包交付周期经常被选型团队忽略这张表列出来你会发现一颗智驾芯片其实是一个五脏俱全的小型计算机系统。它既要算得快又要算得稳还要能安全地“刹车”。2.2 TOPS不是一切被忽视的内存带宽与工具链消费者看手机SoC天梯图习惯用分数排名。工程师看自动驾驶SoC也很容易掉进同样的思维陷阱TOPS高就是强。但真正跑过模型就知道TOPS只是理论峰值算力。就好比看车时只盯着发动机最大功率却忽视了变速箱调校和轮胎宽度。实际能跑出多少性能取决于数据能不能按时喂到计算单元里。我实测过一些芯片纸面算力看起来非常漂亮但跑真实的BEV模型时算子被工具链编译出来的效率只有预期的六成。模型里频繁读取大权重文件片上SRAM容量不够就得反复到DDR里搬运数据。DDR带宽一饱和NPU只能等数据算力再高也发挥不出来。这个问题在Transformer类模型上尤其突出。传统CNN模型结构规整数据复用率高对带宽的压力相对小。Transformer类模型权重和特征图频繁读写对带宽和延迟的敏感度是成倍上升的。而BEVTransformer已经是现在高阶智驾的标配所以新一代自动驾驶SoC厂家都在疯狂加片上SRAM、提升DDR接口带宽而不是单纯堆MAC阵列。工具链的重要性怎么强调都不为过。NPU做得再强如果编译器不支持某个算子、或者量化工具精度损失严重算法团队只能绕过硬件把模型改得七零八落。我接触过不少项目评估时看的是芯片厂商提供的Benchmark分数上车跑真实模型才发现问题一堆。选SoC一定要用自己的真实模型去试不能在参数表上做决策。2.3 主流方案思路差异现在市面上的自动驾驶SoC方案演进思路差异还挺明显。英伟达走的是大算力冗余路线面向的是更大规模的模型和L3以上场景一张Orin跑几百TOPS后续Thor更是直接上千TOPS思路是“算力先给够算法慢慢长”。优点是对未来算法升级容忍度高缺点是成本和功耗放在中端车型上很不友好。高通这几年把很大的精力放在舱驾一体上CPU和GPU管线很完整座舱娱乐和智驾辅助可以共用一套硬件平台对OEM来说供应链更简洁。缺点是NPU的AI算力密度相对传统智驾芯片厂商还有追赶空间。国内几家做智驾芯片的公司普遍走软硬协同的路线。在NPU设计阶段就把BEV、Transformer这些常用算子做成硬件加速单元算法团队和芯片团队深度绑定。这类方案在特定模型上跑得很极致但缺点是模型一旦大改芯片的适配成本会高一些。特斯拉的FSD芯片则是全栈自研的极端形态从算法、芯片到数据闭环全部自己掌控。这种模式的深度整合能力最强迭代速度快但门槛也高得离谱一般公司没有条件复制。没有哪种方案绝对最优关键要看整车定位、算法积累和供应链目标。但有一个趋势是明确的大家都开始关注内存系统和工具链而不是只标算力这本身就是行业走向成熟的表现。3. 存算一体突破“存储墙”的技术变革3.1 “存储墙”为何成了智驾新瓶颈要理解存算一体先要理解传统芯片架构的天花板在哪。传统冯诺依曼架构里计算和存储是物理分开的。数据要从DRAM搬到CPU寄存器算完再搬回去。近些年AI算力需求暴涨计算单元越来越快但数据搬运的速度和能效并没有同步提升。这个矛盾在体系结构里有个名字叫“存储墙”。打个生活化的比方厨房在二楼仓库在一楼。菜做得越多越发现时间全花在上楼下楼搬食材上了真正在灶台前炒菜的时间反而很少。TOPS就是厨房里灶具的火力带宽就是你上楼下楼的速度。灶具火力开再大肉还在楼下没搬上来菜还是炒不出来。这个瓶颈在Transformer和BEV模型上体现得极其明显。这类模型权重文件庞大推理过程中要反复读取权重和中间激活值计算强度其实并不低但更致命的是对内存访问的压力。结果就是算力的提升需要配套的内存子系统同步升级否则芯片整体能效会被拖垮。行泊一体场景又加剧了这个问题。行车NOA和泊车感知并发多任务模型同时跑内存访问冲突和功耗峰值更明显。这个背景下存算一体从学术圈的小众课题一下子变成了汽车芯片公司认真考量的技术方向。3.2 存算一体的几种技术路线存算一体不是单一技术而是一类思想的总称根据计算和存储结合的方式不同大致可以分三条路线。技术路线原理优势难点近存计算把存储单元搬到计算单元旁边减少走线距离工程落地快现有工艺成熟提升有限本质没消除“计算-存储分离”数字存内计算在存储单元内部直接做数字乘加运算精度可控与现有数字流程兼容单元面积开销大容量有限模拟存内计算用物理量如电流直接在存储器上做乘加能效比最高密度潜力大模数转换开销大精度和抗干扰挑战严峻近存计算是当下最容易理解也最容易落地的路线。比如把大容量SRAM直接堆在NPU边上让模型权重尽可能留在片上减少对DDR的访问频率。这在现有工艺基础上就能做很多芯片已经这么干了。可以理解为把仓库从一楼搬到二楼靠近厨房的位置搬运距离缩短一半效率就上去了。数字存内计算则是更进一步让存储单元本身具备计算能力。数据不用搬出去在“仓库里”就完成了乘加操作。这条路线的精度好控制和现有数字电路流程兼容但因为每个存储单元都要附加计算逻辑芯片面积开销不小能做的容量受限。模拟存内计算能效比最诱人理论上可以达到传统架构几个数量级的能效提升。但实际问题也最多每次计算完要把模拟结果转成数字信号需要大量ADC/DAC模块面积和功耗被吃掉一截多比特精度、温度漂移、车规可靠性都还在验证阶段。3.3 “近存先落地存内计算在路上”现阶段看自动驾驶SoC对存算一体的应用产业节奏比我预想的要务实得多。短期最有价值的机会是优化片上存储层次和编译器策略把SRAM用得更好。比如把模型里反复被读取的权重重排布让它们尽量驻留在片上再比如做算子融合把多个连续计算步骤合并减少中间数据的“落地再搬运”。这些工作不需要换芯片架构就能显著提高实际算力利用率和能效比。更进一步有些芯片公司已经在中低功耗的边缘场景做存内计算验证比如智能座舱的低功耗唤醒、环视拼接、传感器数据预处理。这些场景对算力精度要求没那么极端但对功耗极其敏感非常适合存内计算先跑通流程。真正要在行泊一体主SoC上大规模应用存内计算还要解决大容量SRAM的成本、先进工艺上的可靠性、车规认证周期这些现实问题。我的判断是两年内还是“近存计算为主、存内计算试点”的格局。但从研发角度看存算一体是自动驾驶SoC绕不开的下一站谁先把这条路线跑通谁在下一轮算力竞赛里就有主动权。4. Chiplet让自动驾驶SoC从“一条龙”走向“乐高式组合”4.1 为什么SoC要拆成ChipletSoC的发展逻辑过去是“做一个巨大的芯片”把所有功能都塞进一颗Die里。随着制程往5nm、3nm走单片Die的成本和难度急剧上升。一个Die稍微大一点良率就往下掉重新流一次片周期和费用都不是小数目。更棘手的是不同功能模块对工艺要求完全不同。CPU要先进逻辑工艺来跑高频率模拟接口部分用成熟工艺反而更稳定便宜DRAM控制器又往往要跟内存工艺绑定。过去所有模块都被强行约束在同一个制程节点等于让所有人穿同一码数的鞋总有人不合脚。Chiplet的核心思路就是把这颗大芯片拆成多颗小芯粒每颗芯粒用最合适的工艺来制造然后通过先进封装把它们组成一个System in Package。好比原来一个全能餐厅要在一个大厨房里做所有菜现在改成中央厨房加多个特色小工坊每个工坊各管一道菜互不干扰、效率更高。对自动驾驶SoC来说Chiplet还有一个特别重要的价值算力可配置。同一颗主SoC Die搭配不同颗数的AI芯粒就能组成80 TOPS到400 TOPS的不同版本覆盖从入门到旗舰的完整产品线。这个灵活性对OEM来说非常诱人一个平台能覆盖多档车型不用每换一个算力档位就重新验证一遍整套软件。4.2 Chiplet给智驾带来的架构变化从架构演进的视角看Chiplet会把自动驾驶SoC从“一颗芯片定终身”变成“可升级的模块化系统”。过去一辆车上市时搭载的算力到车辆生命周期结束基本就固定了。Chiplet方案则允许车辆在硬件层面有更高的灵活度入门款车型可以只用主SoC上的基础算力高配车型在主SoC旁边多放一颗或几颗AI加速芯粒。这个过程中底层的操作系统、中间件、基础软件都可以复用芯片厂商只需要通过标准化接口把不同芯粒组合起来。这个方向的实现高度依赖Die-to-Die互联技术。两颗甚至更多颗芯粒之间需要高速、低延迟、高可靠性的数据通路行业里正在推动统一标准。UCIe是当前最受关注的Die-to-Die互联协议标准已经把物理层、协议层做了比较完整的定义。另外面向传感器、控制器的车规级Chiplet标准化工作也有多个行业组织在推进只是成熟度还不高。还有一个容易被忽视的变化是供应链的弹性。传统SoC是单个大芯片流片失败等于全线受阻。Chiplet模式下主SoC的迭代周期可以缩短AI芯粒可以单独升级甚至可以在不同供应商之间选择更合适的IP组合。这对于一个技术迭代极快的行业来说释放出来的灵活性是很大的。4.3 现实挑战车规、封装与跨die通信Chiplet听起来很美好但自动驾驶芯片要量产上车难度比消费电子高一个量级。首先是车规级的可靠性验证体系还不成熟。传统单芯片的功能安全方法论比如失效模式分析、故障覆盖率计算都是基于单Die假设的。到了多Die封装里两颗芯粒之间的互连如何做安全监控链路故障如何暴露和上报这些问题目前还没有一套成熟可复用的方法论。其次是封装和测试成本。多颗芯粒组合在同一个封装内对基板的走线密度、散热能力和电性能要求都非常高。先进封装良率提升需要时间短期内成本不一定比单Die方案低。另外多Die封装的芯片在出厂测试阶段也面临更大的复杂度因为不同芯粒可能由不同工厂制造测试覆盖率怎么拉齐都是工程难题。跨Die通信的延迟和功耗也是关键约束。Die之间的数据通道无论做得多快总比片内NoC要慢功耗也更高。对于自动驾驶这种对延迟极其敏感的场景任务切分、数据分区都必须提前设计好。哪些模块放主Die哪些模块放AI Die需要顶层架构师在定义阶段就想明白。所以我对Chiplet在自动驾驶领域的预期是它一定会来但不会像消费电子那样一蹴而就。未来的演进路径大概率是先在高端旗舰芯片上做多Die组合验证等封装成本降下来、车规验证方法论成熟后再逐步向中端渗透。5. 工程选型与落地建议从参数表到量产车5.1 我踩过的几个选型坑做技术选型这几年坑踩了不少。随便列几个典型的。只看TOPS不看实际运行效率。这是最常见的误区。同一家芯片厂商标称300 TOPS的芯片实际跑一个BEV模型可能跟标称200 TOPS的芯片差不多。原因就是NPU利用率、内存带宽、编译器生成的代码质量不一样。每次评估我都被劝告一定要把真实模型跑在芯片上拿到实际帧率和延迟数据再判断。忽略功能安全包的交期和成本。有些芯片宣传的是ASIL-D认证芯片但安全包和相关文档是要单独授权甚至额外收费的。项目做到中期突然发现安全包还没交付整个认证进度全部延迟这种事情在行业内并不少见。选型阶段就要把功能安全包的交付周期和费用谈进合同里。不看长期演进的兼容性。一辆车的开发周期要两到三年芯片系列能不能在后续车型上平滑升级比当下的峰值性能更重要。同一家芯片厂商不同系列之间工具链是否统一、算子库是否兼容、软件可否迁移都是决定未来研发成本的因素。忽视散热和功耗的边界条件。实验室里跑的是理想环境车里是夏天地库40度、冬天冷启动-30度。芯片标称功耗是峰值功耗但因为任务并发实际热设计功耗可能比标称高得多。不做热仿真就选型装车之后被动的还是自己。5.2 一份可复用的SoC评估清单我在不同项目里反复调整过评估流程目前形成了一份比较精简的清单分享出来供参考。评估维度具体测试项通过标准性能实测CNN/BEV/Transformer/泊车模型各跑一轮达到标称算力利用率的70%以上工具链编译器是否支持所需算子、量化工具精度算子全覆盖量化损失控制在可接受范围实时性传感器数据从输入到规划输出的全链路延迟达到行泊一体实时指标要求功能安全安全包交付周期、ASIL-D认证状态项目时间表内可交付软件生态中间件、参考算法、开发者文档质量团队能独立完成常用开发任务功耗散热满载30分钟压力测试温升可控降频不明显成本核算芯片单价、外围配套、量产摊销BOM成本满足整车目标长期供应供货周期、产品寿命保证覆盖整车项目生命周期多源备份是否有IP或代工多源策略供应链风险可控这份清单执行起来工作量不小但值得做。芯片选型一旦定了后面整车软件栈都会基于它开发换芯片的代价巨大。宁可前期多花几周不能到量产阶段才发现问题。5.3 未来1到2年值得关注的方向如果让我判断接下来一两年自动驾驶SoC的趋势我觉得有几个方向值得盯紧。第一是行泊一体会从方案讨论走向大规模标配。15万到20万价格段车型的高阶智驾普及会带动中等算力行泊一体SoC进入千万级出货通道。这个赛道的竞争会非常激烈价格也会快速下探。第二是内存系统的军备竞赛。TOPS不再是核心卖点片上SRAM容量、DDR带宽、数据管理引擎会成为新一代芯片的竞争焦点。买芯片时如果还把资源全投给NPU算力、忽视存储系统下一代架构一定会吃亏。第三是存算一体和Chiplet会从技术演示走向工程demo。第一批落地的方向大概率是低功耗传感器预处理和可扩展的多die架构。如果能抓住这一波的窗口做能力建设会比等所有技术成熟之后再入场从容得多。这些方向背后其实都在讲同一件事自动驾驶SoC已经过了单纯堆算力的阶段接下来真正比拼的是系统级效率、工具链能力和工程落地的深度。我个人在这些年选型评估中体会最深的一点是纸面参数不是产品能把工具链、安全认证、量产经验和真实场景匹配都跑通才是产品。你在参数表上看到一个“性能惊人”的芯片真正走到量产环节可能反而不如实实在在跑稳现有场景的方案。所以不管你对存算一体还是Chiplet的兴趣有多大现阶段先把主控SoC的工具链和生态吃透这个基本功永远不会浪费。 
长河君 · 2026/10/28 18:19:03 · 阅读 1.2k 自动驾驶SoC变革：行泊一体、存算一体与Chiplet如何重塑智驾芯片
我已经记不清这是第几次芯片厂商来公司做技术交流时PPT最后一页都是那颗规划中的旗舰芯片。但这段时间听下来大家绕不开的话题始终是三个词行泊一体、存算一体、Chiplet。这三个词拼在一起恰好把自动驾驶SoC这两年的产业节奏和技术走向都带到了台前。前两年评估方案时大家问的是谁的TOPS更大、能接多少路摄像头、能不能跑BEV。现在再去评估问题已经变成这颗主芯片能不能用一套系统同时兜住行车和泊车下一代架构里权重数据还在不在往外搬以及芯片本身能不能像搭积木一样按车型高低配自由组合。这篇文章就沿着这三条主线往下拆。不管你是做域控制器的工程师、芯片产品规划的人还是单纯想搞懂自动驾驶硬件为什么变化这么快的技术爱好者顺着这条逻辑走一遍基本就能把行业里正在发生的事看明白。1. 行泊一体自动驾驶SoC产业提速的直接推手1.1 从“两套系统”到“一套系统”早几年的汽车电子架构是典型的分布式布局。行车ADAS和泊车辅助完全是两套独立的系统各有各的传感器、各有各的控制盒子。行车域控制器藏在挡风玻璃后面泊车控制器放在尾箱或者座椅下面中间靠CAN总线或者以太网交换信息。这种架构在功能简单的时候没有大问题但到了高阶辅助驾驶阶段痛点就非常明显。最大的问题是数据不互通。举个很常见的例子记忆泊车需要车子反复学习车位和路径但行车阶段感知到的一些关键信息泊车控制器根本拿不到。车开到停车场门口只能从头再扫一遍环境体验非常割裂。再比如通信链路两套控制器之间的指令转发有延迟行车过程中需要联动泊车系统时反应总感觉慢半拍。行泊一体的思路就是把行车和泊车统一放进一个域控制器甚至用一颗SoC全部搞定。行车时用大算力跑高速NOA驶入停车场后复用同一套感知、规划、控制链路去完成泊车。用户感知上是连贯的车上也不再是两个各干各的“大脑”。这套演进背后有两条驱动力。第一是成本压力OEM发现与其装两个控制器、布两套线束、调两套软件不如把资源集中起来一套解决方案覆盖更多车型。第二是软件定义汽车的趋势行车和泊车共用一套中间件、一套工具链后续OTA迭代效率会高很多。1.2 一颗行泊一体SoC要扛下多少活行泊一体对SoC的压力是实打实堆出来的。行车场景要求大算力跑BEV、Transformer这类重模型尤其现在高速NOA越来越复杂传感器的路数从七八路往十几路走。泊车场景看起来算法简单一些但环视拼接、车位检测、低速避障对ISP和延迟的要求一点不比高速场景低。这两类任务放在同一颗芯片上就像让一个员工同时干两份全职工作CPU得会调度NPU得会切换内存带宽得扛得住并发。我见过一些早期方案名义上叫行泊一体实际上还是双SoC行车一颗、泊车一颗只是放在了同一个域控盒子里。这种方案当然也算进步但真正意义上的行泊一体是单SoC主控一颗芯片同时跑行车和泊车两个功能域。要做到这一点芯片的CPU多核调度能力、NPU的时分复用能力、ISP对多路摄像头的实时处理能力都不能有短板。另外一个容易被忽略的点是整车的功耗和散热约束。座舱里可以塞大风扇但智驾域控制器装在车身内被动散热为主。大算力芯片在工作时如果NPU利用效率上不去功耗全部变成热量直接影响系统稳定性。所以行泊一体SoC比单纯追求大算力更需要在能效比上下功夫。1.3 为什么行泊一体能带动产业提速行泊一体对SoC产业的意义不止是多了几颗芯片的出货量而是改变了整个市场的需求结构。过去高阶智驾是高端车型的专属配置20万以上才舍得给一颗大算力SoC。行泊一体方案成熟之后功能可以下探到15万甚至10万级别的车型。一颗中等算力的行泊一体SoC同时承担行车和泊车硬件成本比两套独立系统低得多系统复杂度也大幅下降。这种“标配逻辑”一旦建立芯片出货量就是指数级增长。需求结构也在变。以前的高阶智驾芯片追求极致算力应用场景窄量也上不去。现在行泊一体把大部分能用到的中低档车型卷进来对应的主芯片主流算力落在80到150 TOPS区间这个区间对先进制程和封装的要求没那么极端供应链也更容易做稳定。更重要的是行泊一体给了新技术一个上车窗口。存算一体、Chiplet这些技术只有在足够大的量产规模支撑下才有动力去推进工程落地。没有行泊一体带来的规模化需求这些东西大概率还会继续停留在实验室和论文里面。所以我说行泊一体是整个自动驾驶SoC产业提速的第一块多米诺骨牌。2. 自动驾驶SoC核心架构拆解2.1 一颗智驾芯片的“五脏六腑”要理解后面存算一体、Chiplet的变革先得把一颗典型的自动驾驶SoC内部结构看明白。拿一颗当前主流的行泊一体SoC来说里面至少要包含CPU集群、NPU、GPU、ISP、片上存储和总线互联外加一个负责安全监控的独立MCU单元。CPU集群一般用若干颗车规级Arm核心组成跑操作系统、传感器调度、感知结果处理和控制规划。NPU是芯片里面积最大的模块之一做神经网络推理运算是AI算力指标TOPS的主要来源。GPU在智驾芯片里的角色相对边缘主要用于图形渲染和人机交互但在舱驾一体的趋势下GPU管线能力又开始变得重要起来。以下是一张我在评估芯片时常用的功能模块对照表你可以把它当成理解智驾芯片的速查表模块核心职责容易被忽略的细节CPU集群跑操作系统、规划控制、任务调度实时核与性能核是否分开设计直接影响延迟表现NPU跑CNN、BEV、Transformer等神经网络模型算力高不等于算子都能高效运行编译器匹配度是关键GPU图形渲染、UI显示、部分并行计算在舱驾一体方案里开始扮演更重要角色ISP多路图像信号实时预处理夜间、地库环境下感知效果的上限由ISP决定SRAM/NoC片上缓存与核间数据通信带宽不足时再大的TOPS也会被“饿死”安全岛MCU监控主芯片、实现ASIL-D功能安全等级安全包交付周期经常被选型团队忽略这张表列出来你会发现一颗智驾芯片其实是一个五脏俱全的小型计算机系统。它既要算得快又要算得稳还要能安全地“刹车”。2.2 TOPS不是一切被忽视的内存带宽与工具链消费者看手机SoC天梯图习惯用分数排名。工程师看自动驾驶SoC也很容易掉进同样的思维陷阱TOPS高就是强。但真正跑过模型就知道TOPS只是理论峰值算力。就好比看车时只盯着发动机最大功率却忽视了变速箱调校和轮胎宽度。实际能跑出多少性能取决于数据能不能按时喂到计算单元里。我实测过一些芯片纸面算力看起来非常漂亮但跑真实的BEV模型时算子被工具链编译出来的效率只有预期的六成。模型里频繁读取大权重文件片上SRAM容量不够就得反复到DDR里搬运数据。DDR带宽一饱和NPU只能等数据算力再高也发挥不出来。这个问题在Transformer类模型上尤其突出。传统CNN模型结构规整数据复用率高对带宽的压力相对小。Transformer类模型权重和特征图频繁读写对带宽和延迟的敏感度是成倍上升的。而BEVTransformer已经是现在高阶智驾的标配所以新一代自动驾驶SoC厂家都在疯狂加片上SRAM、提升DDR接口带宽而不是单纯堆MAC阵列。工具链的重要性怎么强调都不为过。NPU做得再强如果编译器不支持某个算子、或者量化工具精度损失严重算法团队只能绕过硬件把模型改得七零八落。我接触过不少项目评估时看的是芯片厂商提供的Benchmark分数上车跑真实模型才发现问题一堆。选SoC一定要用自己的真实模型去试不能在参数表上做决策。2.3 主流方案思路差异现在市面上的自动驾驶SoC方案演进思路差异还挺明显。英伟达走的是大算力冗余路线面向的是更大规模的模型和L3以上场景一张Orin跑几百TOPS后续Thor更是直接上千TOPS思路是“算力先给够算法慢慢长”。优点是对未来算法升级容忍度高缺点是成本和功耗放在中端车型上很不友好。高通这几年把很大的精力放在舱驾一体上CPU和GPU管线很完整座舱娱乐和智驾辅助可以共用一套硬件平台对OEM来说供应链更简洁。缺点是NPU的AI算力密度相对传统智驾芯片厂商还有追赶空间。国内几家做智驾芯片的公司普遍走软硬协同的路线。在NPU设计阶段就把BEV、Transformer这些常用算子做成硬件加速单元算法团队和芯片团队深度绑定。这类方案在特定模型上跑得很极致但缺点是模型一旦大改芯片的适配成本会高一些。特斯拉的FSD芯片则是全栈自研的极端形态从算法、芯片到数据闭环全部自己掌控。这种模式的深度整合能力最强迭代速度快但门槛也高得离谱一般公司没有条件复制。没有哪种方案绝对最优关键要看整车定位、算法积累和供应链目标。但有一个趋势是明确的大家都开始关注内存系统和工具链而不是只标算力这本身就是行业走向成熟的表现。3. 存算一体突破“存储墙”的技术变革3.1 “存储墙”为何成了智驾新瓶颈要理解存算一体先要理解传统芯片架构的天花板在哪。传统冯诺依曼架构里计算和存储是物理分开的。数据要从DRAM搬到CPU寄存器算完再搬回去。近些年AI算力需求暴涨计算单元越来越快但数据搬运的速度和能效并没有同步提升。这个矛盾在体系结构里有个名字叫“存储墙”。打个生活化的比方厨房在二楼仓库在一楼。菜做得越多越发现时间全花在上楼下楼搬食材上了真正在灶台前炒菜的时间反而很少。TOPS就是厨房里灶具的火力带宽就是你上楼下楼的速度。灶具火力开再大肉还在楼下没搬上来菜还是炒不出来。这个瓶颈在Transformer和BEV模型上体现得极其明显。这类模型权重文件庞大推理过程中要反复读取权重和中间激活值计算强度其实并不低但更致命的是对内存访问的压力。结果就是算力的提升需要配套的内存子系统同步升级否则芯片整体能效会被拖垮。行泊一体场景又加剧了这个问题。行车NOA和泊车感知并发多任务模型同时跑内存访问冲突和功耗峰值更明显。这个背景下存算一体从学术圈的小众课题一下子变成了汽车芯片公司认真考量的技术方向。3.2 存算一体的几种技术路线存算一体不是单一技术而是一类思想的总称根据计算和存储结合的方式不同大致可以分三条路线。技术路线原理优势难点近存计算把存储单元搬到计算单元旁边减少走线距离工程落地快现有工艺成熟提升有限本质没消除“计算-存储分离”数字存内计算在存储单元内部直接做数字乘加运算精度可控与现有数字流程兼容单元面积开销大容量有限模拟存内计算用物理量如电流直接在存储器上做乘加能效比最高密度潜力大模数转换开销大精度和抗干扰挑战严峻近存计算是当下最容易理解也最容易落地的路线。比如把大容量SRAM直接堆在NPU边上让模型权重尽可能留在片上减少对DDR的访问频率。这在现有工艺基础上就能做很多芯片已经这么干了。可以理解为把仓库从一楼搬到二楼靠近厨房的位置搬运距离缩短一半效率就上去了。数字存内计算则是更进一步让存储单元本身具备计算能力。数据不用搬出去在“仓库里”就完成了乘加操作。这条路线的精度好控制和现有数字电路流程兼容但因为每个存储单元都要附加计算逻辑芯片面积开销不小能做的容量受限。模拟存内计算能效比最诱人理论上可以达到传统架构几个数量级的能效提升。但实际问题也最多每次计算完要把模拟结果转成数字信号需要大量ADC/DAC模块面积和功耗被吃掉一截多比特精度、温度漂移、车规可靠性都还在验证阶段。3.3 “近存先落地存内计算在路上”现阶段看自动驾驶SoC对存算一体的应用产业节奏比我预想的要务实得多。短期最有价值的机会是优化片上存储层次和编译器策略把SRAM用得更好。比如把模型里反复被读取的权重重排布让它们尽量驻留在片上再比如做算子融合把多个连续计算步骤合并减少中间数据的“落地再搬运”。这些工作不需要换芯片架构就能显著提高实际算力利用率和能效比。更进一步有些芯片公司已经在中低功耗的边缘场景做存内计算验证比如智能座舱的低功耗唤醒、环视拼接、传感器数据预处理。这些场景对算力精度要求没那么极端但对功耗极其敏感非常适合存内计算先跑通流程。真正要在行泊一体主SoC上大规模应用存内计算还要解决大容量SRAM的成本、先进工艺上的可靠性、车规认证周期这些现实问题。我的判断是两年内还是“近存计算为主、存内计算试点”的格局。但从研发角度看存算一体是自动驾驶SoC绕不开的下一站谁先把这条路线跑通谁在下一轮算力竞赛里就有主动权。4. Chiplet让自动驾驶SoC从“一条龙”走向“乐高式组合”4.1 为什么SoC要拆成ChipletSoC的发展逻辑过去是“做一个巨大的芯片”把所有功能都塞进一颗Die里。随着制程往5nm、3nm走单片Die的成本和难度急剧上升。一个Die稍微大一点良率就往下掉重新流一次片周期和费用都不是小数目。更棘手的是不同功能模块对工艺要求完全不同。CPU要先进逻辑工艺来跑高频率模拟接口部分用成熟工艺反而更稳定便宜DRAM控制器又往往要跟内存工艺绑定。过去所有模块都被强行约束在同一个制程节点等于让所有人穿同一码数的鞋总有人不合脚。Chiplet的核心思路就是把这颗大芯片拆成多颗小芯粒每颗芯粒用最合适的工艺来制造然后通过先进封装把它们组成一个System in Package。好比原来一个全能餐厅要在一个大厨房里做所有菜现在改成中央厨房加多个特色小工坊每个工坊各管一道菜互不干扰、效率更高。对自动驾驶SoC来说Chiplet还有一个特别重要的价值算力可配置。同一颗主SoC Die搭配不同颗数的AI芯粒就能组成80 TOPS到400 TOPS的不同版本覆盖从入门到旗舰的完整产品线。这个灵活性对OEM来说非常诱人一个平台能覆盖多档车型不用每换一个算力档位就重新验证一遍整套软件。4.2 Chiplet给智驾带来的架构变化从架构演进的视角看Chiplet会把自动驾驶SoC从“一颗芯片定终身”变成“可升级的模块化系统”。过去一辆车上市时搭载的算力到车辆生命周期结束基本就固定了。Chiplet方案则允许车辆在硬件层面有更高的灵活度入门款车型可以只用主SoC上的基础算力高配车型在主SoC旁边多放一颗或几颗AI加速芯粒。这个过程中底层的操作系统、中间件、基础软件都可以复用芯片厂商只需要通过标准化接口把不同芯粒组合起来。这个方向的实现高度依赖Die-to-Die互联技术。两颗甚至更多颗芯粒之间需要高速、低延迟、高可靠性的数据通路行业里正在推动统一标准。UCIe是当前最受关注的Die-to-Die互联协议标准已经把物理层、协议层做了比较完整的定义。另外面向传感器、控制器的车规级Chiplet标准化工作也有多个行业组织在推进只是成熟度还不高。还有一个容易被忽视的变化是供应链的弹性。传统SoC是单个大芯片流片失败等于全线受阻。Chiplet模式下主SoC的迭代周期可以缩短AI芯粒可以单独升级甚至可以在不同供应商之间选择更合适的IP组合。这对于一个技术迭代极快的行业来说释放出来的灵活性是很大的。4.3 现实挑战车规、封装与跨die通信Chiplet听起来很美好但自动驾驶芯片要量产上车难度比消费电子高一个量级。首先是车规级的可靠性验证体系还不成熟。传统单芯片的功能安全方法论比如失效模式分析、故障覆盖率计算都是基于单Die假设的。到了多Die封装里两颗芯粒之间的互连如何做安全监控链路故障如何暴露和上报这些问题目前还没有一套成熟可复用的方法论。其次是封装和测试成本。多颗芯粒组合在同一个封装内对基板的走线密度、散热能力和电性能要求都非常高。先进封装良率提升需要时间短期内成本不一定比单Die方案低。另外多Die封装的芯片在出厂测试阶段也面临更大的复杂度因为不同芯粒可能由不同工厂制造测试覆盖率怎么拉齐都是工程难题。跨Die通信的延迟和功耗也是关键约束。Die之间的数据通道无论做得多快总比片内NoC要慢功耗也更高。对于自动驾驶这种对延迟极其敏感的场景任务切分、数据分区都必须提前设计好。哪些模块放主Die哪些模块放AI Die需要顶层架构师在定义阶段就想明白。所以我对Chiplet在自动驾驶领域的预期是它一定会来但不会像消费电子那样一蹴而就。未来的演进路径大概率是先在高端旗舰芯片上做多Die组合验证等封装成本降下来、车规验证方法论成熟后再逐步向中端渗透。5. 工程选型与落地建议从参数表到量产车5.1 我踩过的几个选型坑做技术选型这几年坑踩了不少。随便列几个典型的。只看TOPS不看实际运行效率。这是最常见的误区。同一家芯片厂商标称300 TOPS的芯片实际跑一个BEV模型可能跟标称200 TOPS的芯片差不多。原因就是NPU利用率、内存带宽、编译器生成的代码质量不一样。每次评估我都被劝告一定要把真实模型跑在芯片上拿到实际帧率和延迟数据再判断。忽略功能安全包的交期和成本。有些芯片宣传的是ASIL-D认证芯片但安全包和相关文档是要单独授权甚至额外收费的。项目做到中期突然发现安全包还没交付整个认证进度全部延迟这种事情在行业内并不少见。选型阶段就要把功能安全包的交付周期和费用谈进合同里。不看长期演进的兼容性。一辆车的开发周期要两到三年芯片系列能不能在后续车型上平滑升级比当下的峰值性能更重要。同一家芯片厂商不同系列之间工具链是否统一、算子库是否兼容、软件可否迁移都是决定未来研发成本的因素。忽视散热和功耗的边界条件。实验室里跑的是理想环境车里是夏天地库40度、冬天冷启动-30度。芯片标称功耗是峰值功耗但因为任务并发实际热设计功耗可能比标称高得多。不做热仿真就选型装车之后被动的还是自己。5.2 一份可复用的SoC评估清单我在不同项目里反复调整过评估流程目前形成了一份比较精简的清单分享出来供参考。评估维度具体测试项通过标准性能实测CNN/BEV/Transformer/泊车模型各跑一轮达到标称算力利用率的70%以上工具链编译器是否支持所需算子、量化工具精度算子全覆盖量化损失控制在可接受范围实时性传感器数据从输入到规划输出的全链路延迟达到行泊一体实时指标要求功能安全安全包交付周期、ASIL-D认证状态项目时间表内可交付软件生态中间件、参考算法、开发者文档质量团队能独立完成常用开发任务功耗散热满载30分钟压力测试温升可控降频不明显成本核算芯片单价、外围配套、量产摊销BOM成本满足整车目标长期供应供货周期、产品寿命保证覆盖整车项目生命周期多源备份是否有IP或代工多源策略供应链风险可控这份清单执行起来工作量不小但值得做。芯片选型一旦定了后面整车软件栈都会基于它开发换芯片的代价巨大。宁可前期多花几周不能到量产阶段才发现问题。5.3 未来1到2年值得关注的方向如果让我判断接下来一两年自动驾驶SoC的趋势我觉得有几个方向值得盯紧。第一是行泊一体会从方案讨论走向大规模标配。15万到20万价格段车型的高阶智驾普及会带动中等算力行泊一体SoC进入千万级出货通道。这个赛道的竞争会非常激烈价格也会快速下探。第二是内存系统的军备竞赛。TOPS不再是核心卖点片上SRAM容量、DDR带宽、数据管理引擎会成为新一代芯片的竞争焦点。买芯片时如果还把资源全投给NPU算力、忽视存储系统下一代架构一定会吃亏。第三是存算一体和Chiplet会从技术演示走向工程demo。第一批落地的方向大概率是低功耗传感器预处理和可扩展的多die架构。如果能抓住这一波的窗口做能力建设会比等所有技术成熟之后再入场从容得多。这些方向背后其实都在讲同一件事自动驾驶SoC已经过了单纯堆算力的阶段接下来真正比拼的是系统级效率、工具链能力和工程落地的深度。我个人在这些年选型评估中体会最深的一点是纸面参数不是产品能把工具链、安全认证、量产经验和真实场景匹配都跑通才是产品。你在参数表上看到一个“性能惊人”的芯片真正走到量产环节可能反而不如实实在在跑稳现有场景的方案。所以不管你对存算一体还是Chiplet的兴趣有多大现阶段先把主控SoC的工具链和生态吃透这个基本功永远不会浪费。