很多人第一次听到ATE测试机脑子里浮现的是一台带屏幕的万用表或者是实验室里那台带旋钮的示波器。我当年入行第一天也是这么想的直到站在一台两人高的机柜前面看着它一分钟内把几百颗芯片挨个审了一遍才意识到这东西和实验室仪器的关系大概相当于集装箱码头和一把螺丝刀的关系。ATEAutomated Test Equipment自动测试设备在芯片行业里它是一个产线设备、一个成本中心、一个数据源头也是芯片出厂前最后一道真正意义上的体检关。这篇东西写给三类人刚入行或者准备入行的测试工程师、跟测试部门打交道但一直没搞懂他们在忙什么的硬件/版图/产品工程师以及纯粹好奇一颗芯片凭什么敢焊到板子上的技术爱好者。我尽量不用教科书语言按我这些年在一线看到的、踩过的东西来讲。1. 先把ATE测试机这个词拆开它测的到底是什么1.1 芯片出厂前必须回答的三个问题任何一颗芯片在离开产线之前产线都必须回答三个问题而且必须是以毫秒级的速度、对每一颗芯片逐一回答。第一个问题是它通电会不会炸——更准确地说是它的电源脚和地脚之间有没有短路、它的输入脚有没有被静电打穿、它的输出脚能不能正常拉高拉低。这类检查在ATE里叫开短路测试或者连通性测试通常是一份测试程序里最先跑的几个测试项因为它最快、最能筛掉明显的坏片而且能保护后面昂贵的测试硬件不被一颗短路的芯片带崩。第二个问题是它的功能对不对——给它加上规定的电压、灌进规定的时序向量看它吐出来的波形是不是符合设计。这部分可能是跑一段功能向量也可能是跑扫描链、内建自测、内嵌存储器自测具体用哪种手段取决于芯片类型和测试成本预算。第三个问题是它的参数合不合规——功能对了不代表能卖因为芯片是要在规格书的边界条件下工作的。工作电压偏低一点、温度高一点、时钟快一点它还能不能撑住这个撑住的边界在哪里ATE要做的就是把这些边界量化出来然后跟规格书对比决定这颗芯片是进良品箱还是废品箱或者是降级到低规格档次去卖。三个问题听起来简单但要在几百毫秒内对每一颗芯片都回答一遍而且要在一条一年跑几千万颗的产线上保持稳定这就是ATE存在的全部理由。ATE不是测量仪器它是一台专门用来做判定、并且必须做出海量判定的产线设备。1.2 ATE与实验室仪器的本质区别从测量到判定这个区别非常关键很多新人转不过来。实验室里那台高精度源表你接上一个器件它给你一个读数读数是 1.2345 mA你把这个数字记下来自己判断合不合格。ATE不是这么工作的——你事先把判定条件写进程序里机器跑完直接告诉你这颗是 PASS或者这颗是 FAIL失败在 3 号测试项实测值 1.8 mA上限 1.5 mA。换句话说实验室仪器输出的是数据ATE输出的是结论。这个差异带来了一连串工程上的后果仪器追求的是测量精度ATE追求的是一致性和节拍。一台ATE如果测得很准但每颗要跑两秒那它在量产线上没有价值。仪器可以人盯着看ATE必须无人值守连续跑几十个小时所以它的自诊断、校准周期、探针磨损监控、温漂补偿这些非测量功能工作量往往不亚于测量本身。仪器的错误代价是重测一次ATE的错误代价是几万颗芯片误判所以ATE里充满了各种防呆机制限值上下限、接触检查、复测策略、bin分布监控。我在刚转岗的时候干过一件蠢事拿着一台台式源表去校ATE的某个参数测量单元觉得读数差 2 mV 是个大问题花了半天时间查。后来带我的师傅说你这个通道的量产限值是 ±50 mV2 mV 的偏差在 guardband 里面已经被吃掉了你把它当问题是在浪费时间。这个教训我一直记着ATE的精度必须放在整个测试链路的误差预算里看孤立的精度没有意义。1.3 一台ATE由哪几块拼起来从外面看是一排机柜从工程视角看它至少可以切成五块每一块出问题都能让产线停摆。组成干什么常见故障表现测试主机含各类板卡产生激励、采集响应、做判定某个通道失效、时序漂移、板卡自检不过测试接口负载板、探针卡、Socket板把机台信号引到芯片引脚上接触电阻升高、开路、串扰、阻抗不匹配机械搬运探针台或分选机把芯片送到测试位、测完分类定位偏差、卡料、温控失效测试程序与软件定义测什么、怎么测、怎么分档版本错乱、限值设错、bin定义冲突数据系统记录每颗芯片的结果、做统计数据丢失、统计口径不一致、追溯断链新手最容易犯的错是只盯着第一块。实际上在量产阶段停线原因里接口和机械的占比往往比机台本身高得多。一颗芯片的测试结果飘了先查程序改动再查接触最后才怀疑机台主板——这个排查顺序不是拍脑袋定的是按故障概率排的。2. 晶圆到成品ATE在产线上守着哪几道关2.1 CP在划片之前把坏die挑出来CPChip Probing晶圆测试也有人叫中测或者晶圆针测。这一步发生在一片晶圆刚做完前道工艺、还没有划成一颗颗小芯片的时候。ATE这时候配的机械是探针台接口是探针卡探针卡上一排排细针或者垂直探针、MEMS探针压到晶圆的焊盘上让机台和某一颗 die 建立电气连接。为什么要在这么早的阶段测最直接的理由是钱。封装是要花钱的塑封、打线、基板、测试、运输每一步都是成本。一片晶圆上如果有 5% 的 die 是坏的你在划片封装之前把它们标出来这 5% 的封装费就省了。对于大芯片一颗的封装成本可能比晶圆上单颗的硅成本还高这时候 CP 的经济意义非常明显。CP 阶段还有一个不可替代的价值它能看到封装后看不到的东西。有些失效机理在封装之后会被掩盖有些参数在晶圆状态下测出来才是真实的裸片性能。比如某些器件的漏电在封装后因为应力变化会有偏移很多设计者更愿意相信 CP 阶段的数据。CP 的技术难点集中在接触上。探针要压到几十微米见方的焊盘上压下去的力度、扎针深度、探针磨损程度全都影响接触电阻。这一次压下去接触良好下一次可能就多出几欧姆测出来的参数就飘了。所以 CP 程序里几乎必然有接触检查项而且量产中要定期做探针清针用研磨材料把针尖氧化物磨掉。我见过最典型的情况是一片晶圆跑到中途良率突然掉 20%所有人都以为是工艺出了问题最后发现是探针卡的某几根针磨损到接触不良换卡就恢复了。2.2 FT封装之后的风险点全在这一关暴露FTFinal Test成品测试。芯片已经封装好一颗颗躺在料管或者卷带里测试机配的是分选机接口是 Socket测试座加负载板。分选机把芯片从料盘抓起来、压进 Socket、测完按结果丢进不同的 bin分档料盒。FT 覆盖的风险点和 CP 不一样。封装过程本身会引入失效打线虚焊、塑封空洞、芯片裂纹、引脚变形、基板分层。这些在 CP 阶段根本不存在只能在 FT 抓。所以 FT 的测试项虽然往往是 CP 的子集但判定限值、测试条件、甚至某些专项测试比如开短路、引脚连通、某些漏电项都会重新设计。另外一个现实差异是速度。CP 是一片晶圆上成百上千颗 die 在一个卡盘上移动index 时间相对可控FT 是分选机一颗颗机械搬运index 时间往往占总测试时间的相当比例。所以 FT 程序对测试项的取舍更狠——一个测试项如果只能多抓 0.01% 的失效但要多花 20 ms那它在量产程序里很可能被砍掉或者改成抽样。2.3 SLT与老化ATE管不到的那部分为什么还要存在如果 ATE 这么强为什么很多芯片在 FT 之后还要做 SLT系统级测试和老化这个问题新人问得最多答案其实很朴素ATE 测的是参数在不在规格内不是装到板子上能不能用。ATE 用向量激励向量是设计者根据功能模型写出来的它能覆盖设计者想到的情况。但真实系统里的情况是设计者想不到的多路电源上电的时序、时钟抖动、相邻器件的干扰、操作系统启动时的负载突变。SLT 就是把芯片插到一个类真实的板子上跑一段真实软件看它能不能启动、能不能跑完。它的覆盖率和 ATE 是互补的不是替代的。老化Burn-in的逻辑又不一样。它是在高温高压下让芯片持续工作一段时间把那些早期失效的潜在缺陷提前激发出来。这类缺陷在出厂时参数完全正常跑几百小时之后才暴露。ATE 在出厂那一刻是测不出来的因为它还没有发生。老化本质上是拿时间换可靠性代价是产能和成本所以只有对可靠性要求极高的场景才会做完整的全片老化。这三者的关系我一般这么跟人解释ATE 是体检SLT 是试驾老化是耐久测试。体检能查出指标异常试驾能查出开起来别扭耐久测试能查出三年后会不会坏。三者缺一不可但成本依次上升所以实际用哪几个是产品和成本的权衡。3. 测试程序里的内容一份程序从空文件到能跑量产3.1 程序骨架setup、pattern、test block、binning一份 ATE 测试程序抛开各家平台语法差异结构上基本都是四块。Setup 部分定义硬件和全局条件用了哪些板卡、通道怎么映射到芯片引脚、电源怎么配置、时序集怎么定义、电平条件是什么。这部分最容易出低级错误因为它是配置而不是逻辑出错时程序照样能跑只是测出来的东西全错。通道映射错一位可能把 VDD 加到某个信号脚上芯片当场就废了。Pattern 部分是激励数据。功能向量的本质是一串 0/1 加上时序信息告诉机台在每个周期把哪些引脚拉高、哪些拉低、在哪个时刻采样。这部分通常由设计端提供测试工程师负责转换格式、做仿真验证、压缩向量、调整时序。Test block 部分是测试项的组织。每个 block 是一个具体的测试某个引脚的漏电、某个电源的静态电流、某段功能向量的执行、某个扫描链的翻转。每个 block 有自己的条件电压、温度、时序集、自己的测量方式单点测量、扫描、比较和自己的限值。Binning 部分决定结果归类。硬 bin 决定物理去哪软 bin 记录失败原因。这里的设计非常讲究bin 分得太粗失效分析没有线索分得太细产线统计会碎成一地。我见过的比较合理的做法是硬 bin 控制在个位数软 bin 按测试项和失效模式细分到几十个然后在数据系统里再做聚合。这四块里真正花时间的不是写是验证。一份新程序从能跑通到能上量产中间的验证工作量通常是编写工作量的三到五倍。3.2 DC与功能测试最朴素也最容易出问题的部分DC 测试是所有测试里最不起眼、但最不能省的一块。典型项包括连通性/开短路给引脚灌一个小电流测二极管压降判断 ESD 二极管是否完好、有没有虚焊。输入漏电给输入脚加高低电平测流进去的电流判断输入级是否正常。输出驱动在额定负载下测输出电压判断驱动能力够不够。静态电流芯片处于静态时测总电流判断有没有内部短路或者工艺偏差。输出短路电流把输出脚拉到地测它能吐出多少电流判断输出级是否过强。这些项的技术含量看起来不高但它们在量产中的检出率往往不低而且测试时间短、成本低性价比极高。麻烦在于它们对接触质量极其敏感。一个 100 nA 级别的漏电测量接触电阻多几欧姆、探针上多一点氧化物、地线回路多一段读数就可能翻倍。所以做 DC 测试的工程师一半时间在写程序一半时间在跟接触和接地较劲。功能测试则是另一个极端。它跑真实向量覆盖真实逻辑但代价是向量长、时间长、调试难。一颗复杂 SoC 的功能向量可能几百万个周期跑一遍几百毫秒而且一旦失败你要在海量周期里定位是哪一个周期出的问题。所以实际量产中功能向量通常会被压缩和筛选——设计端提供的全向量用于首件验证和失效分析量产程序里跑的是精简版。3.3 Scan、BIST与高速接口测试结构化测试接管了什么芯片越复杂靠功能向量覆盖内部逻辑就越不现实。于是结构化测试成了主流。扫描链测试的思路是把芯片内部的触发器串成移位寄存器测试时通过扫描链把激励灌进去、把结果抽出来然后用自动测试向量生成工具算出能覆盖故障的图形。它的好处是覆盖率高、生成自动化、对机台要求相对低。坏处是图形量大、测试时间长所以实际用的时候要做压缩——片上解压电路把外部灌进来的压缩数据展开成内部图形测完再压缩输出。这个压缩比通常能到几十倍甚至上百倍。内建自测更进一步把一部分测试逻辑做进芯片里。存储器自测负责测片上存储阵列逻辑自测负责测关键逻辑块还有一些专门的自测用于模拟模块。自测的好处是机台只需要给个启动信号、读个结果测试时间短、对机台资源占用小。坏处是占芯片面积、增加设计复杂度而且自测本身的覆盖率要靠设计端保证测试工程师能干预的空间有限。高速接口测试是另一个世界。当接口速率上到几 Gbps 甚至更高普通数字通道已经喂不进去了需要专门的仪表化通道或者环回测试。环回测试的思路很巧让芯片自己发、自己收或者两颗芯片对接互相收发机台只负责配置和判定把高速信号的处理交给芯片自己。这样既省了昂贵的仪表资源又贴近真实工作状态代价是需要芯片支持环回模式而且误码率的统计要跑足够长的时间。3.4 Guardband为什么测试限值不能贴着规格书这是新人最容易搞错的一点。规格书上写某个参数最小 1.0 V很多人的第一反应是测试限值就设 1.0 V。这是要出事的。原因是测量本身有误差。你的机台有精度误差、你的接触有电阻、你的板卡有漂移、你的温度控制和规格书标称值有偏差。如果限值贴着规格书那么一颗真实值是 1.001 V 的合格品在测量误差下可能读成 0.999 V被判成不良。这在量产里叫误杀Overkill直接吃良率。反过来如果限值放得太松一颗真实值 0.98 V 的不合格品可能读成 1.01 V被判成合格流到客户端这叫漏放Underkill代价是客诉和召回。Guardband 就是在这两者之间找平衡。常见的做法是先做测量系统分析把测量重复性、再现性、机台间差异量化出来然后按统计方法比如取若干倍标准差确定保护带宽度。有一种常见但粗糙的做法是直接按规格的百分比留余量比如 ±3% 或者 ±5%这在要求不高的场景能用但对高精度模拟芯片就太随意了。我个人的经验是guardband 不能一次定死要在量产爬坡阶段用数据反向校准。先按保守值跑一批看 bin 分布看失败项的实测值离限值有多远。如果发现某一项的失败值全都挤在限值边缘说明要么 guardband 不够要么这一项的工艺能力本身就在边界上需要跟工艺端一起看。4. 决定成本和产能的几个硬指标4.1 Site数与并测多测一颗不是简单地×NSite 数就是一台机器同时能测几颗芯片。早期机器一个 site后来四个、八个、十六个高端平台能到几十甚至上百。听起来是线性收益site 数翻倍产能翻倍成本减半。实际远没有这么简单。第一site 之间必须一致。同一批芯片分到不同 site 上测如果 site 之间有系统偏差就会导致某些 site 的良率明显偏低。这在量产里叫 site 差异必须监控。常见的做法是定期跑一颗金样本一颗已知良品和一颗已知不良品确认所有 site 的判定一致同时在数据系统里按 site 统计良率一旦某个 site 偏离整体均值超过阈值就报警。第二多 site 会加剧电源和地的压力。几十个 site 同时工作峰值电流叠加地弹和电源噪声都会恶化本来 margin 就紧张的项目更容易出问题。所以高 site 数往往需要更强的电源板卡和更讲究的接地设计。第三测试程序的并行化改造有成本。原来的程序可能假设只有一个 site所有的资源命名、数据记录、异常处理都是单份的。改成多 site 需要把资源复制、把数据按 site 分开记录、把判定逻辑改成逐 site 处理。这个改造不是改几个参数的事有时候要重写相当一部分结构。4.2 Test time与Index time的拆账产能计算的公式很朴素每小时产出 3600 / (单次测试时间 单次搬运时间) × site 数。看起来简单但这两个时间的构成值得细拆。时间构成内容典型量级优化手段程序加载与初始化加载代码、校准、自检秒级每批次一次减少批次切换频率Setup/建立时间上电、稳定、继电器切换几毫秒到几十毫秒合并测试条件、减少切换测试执行实际跑测试项几十毫秒到几秒并行执行、优化向量、减少冗余项数据记录与判定记录结果、分档毫秒级批量写、减少实时IOIndex/搬运换下一颗芯片几十到几百毫秒提高机械速度、多site并行从这张表能看出来一个反直觉的结论当测试时间被压到和搬运时间同一量级时继续优化测试时间的收益会急剧下降此时该优化的是机械。我见过不少团队在测试时间上死磕把 80 ms 压到 70 ms高兴了半天回头一看 index 时间是 150 ms总时间只降了 4%。反过来在测试时间远大于搬运时间的场景比如复杂 SoC 跑几百毫秒测试时间就是主战场这时候向量压缩、测试项裁剪、多 site 并行才有意义。4.3 通道数、向量速率与时序精度选型时看哪个买机器的时候销售会给你一串参数很容易看晕。我的经验是按芯片类型倒推先确定哪个参数是瓶颈。芯片类型最看重的指标原因数字逻辑/SoC通道数、向量深度、扫描链支持引脚多、向量长存储器并行site数、地址通道数、测试算法支持单片简单但量大靠并行摊成本模拟/电源管理测量精度、低电流测量能力、多路电源参数精度是核心射频频段覆盖、调制分析能力、噪声底需要专门的射频资源图像传感器高速数据接口、图像处理能力、光学接口输出的是图像数据流时序精度这一项值得单独提一下。它指的是机台能在多精确的时刻把信号边沿放到指定位置通常用边沿放置精度来衡量好的平台能到几十皮秒量级。这个指标对高速接口、对时序敏感的存储器、对需要精确采样窗口的模拟测试很关键。但如果你的芯片是低速的电源管理芯片这个指标对你就没意义多花钱买的是用不上的能力。我见过一次选型失误团队为了以后可能要做高速接口买了一个通道速率很高的平台结果主力产品是电源芯片需要的是高精度低电流测量能力而那个平台在这个方向上反而偏弱最后不得不额外配一台专用机。教训是选型按当前和未来两年真实在跑的产品线来定别按理论上可能来定。4.4 一张成本账测试到底吃掉多少利润测试成本通常按每颗芯片分到多少秒机时、再乘以机时单价来算。机时单价里包含设备折旧、场地、人力、维护、耗材。一台高端平台的采购价可能到百万美元量级按五年折旧、每年有效运行几千小时算每小时的折旧成本就相当可观再叠上探针卡、Socket 这些耗材单颗成本很容易被推到几美分到几十美分。对于单价低的芯片这个数字是致命的。一颗卖几毛钱的芯片测试成本几美分就已经吃掉一大块毛利。所以低价值芯片的测试策略极其克制——能测三项绝不测五项能并行到上百 site 绝不只做十六个能用便宜的接口板绝不上贵的。而对于单价高、失效代价大的芯片比如车载、工业、服务器测试成本占比可以低到几个百分点这时候策略完全反过来宁可多测也要保证可靠性。这个逻辑解释了为什么同一个测试团队做不同产品线的时候风格会完全不一样。不是人的水平差异是经济模型决定的。5. 硬件那头探针卡、Socket、Load Board才是良率杀手5.1 探针卡CP阶段唯一与die接触的东西探针卡是整个 CP 测试里唯一直接碰到芯片的东西也是消耗品里最贵的之一。常见的几类悬臂针一根根细金属针斜着压到焊盘上成本低、制作周期短适合焊盘排在芯片周边、引脚数不多、频率不高的场景。缺点是针尖容易磨损、扎痕较深、高频性能一般。垂直针针垂直立在基板上靠针的弹性形变提供压力适合焊盘阵列分布、密度高的场景。扎痕浅、寿命长但制作复杂、成本高。MEMS探针用微加工工艺做出来的微小探针能做到极高的密度和很好的高频特性适合高引脚数、高速、细间距的芯片。代价是贵而且很娇气被一颗凸点高的 die 顶一下可能就报废一片。不管哪种使用中都要盯几个指标接触电阻每根针都要在可接受范围内且分布要均匀、扎针深度太浅接触不良太深损伤焊盘甚至打穿下面的结构、清针周期用多久磨一次针尖、寿命计数扎了多少次之后必须换。我在一个项目上吃过亏探针卡的寿命计数没人管跑到标称寿命的两倍还在用某天开始某几根针的接触电阻慢慢升高测出来的是某个模拟参数偏高报废了一批本来合格的晶圆。事后复盘发现如果当初在程序里加一个接触电阻的监控项并设报警阈值这批损失是可以避免的。5.2 Socket与Load BoardFT阶段的接触电阻与信号完整性FT 阶段芯片是通过 Socket 和负载板跟机台连接的。Socket 的种类很多弹簧针式、导电胶式、弹片式各有各的适用场景。选择的时候主要看引脚间距、插拔次数要求、接触电阻稳定性、以及高频性能。Socket 是典型的消耗品插拔几万到几十万次之后接触就会劣化。产线通常有寿命管理但实际操作中经常出现没到寿命但已经不行了的情况——比如某个批次的芯片引脚镀层异常磨损速度比正常快很多Socket 提前老化。所以除了按次数管理还要按实际测试数据监控同一批芯片在同一个 Socket 上测出来的良率突然下滑第一怀疑对象就是 Socket。负载板的问题更多在信号完整性上。高速信号走线长度不匹配、阻抗不连续、地平面不完整、去耦电容位置不对都会让波形变形导致本来能过的芯片过不了。这些问题在低频测试里看不出来一旦上到几百兆以上就开始显形。我印象很深的一次是某个接口的时序测试良率只有 70%查了程序、查了芯片、查了机台都没问题最后用示波器在负载板上量波形发现某几根走线比其他长了将近一厘米采样点正好落在边沿上。改板之后良率回到 99%。5.3 温控与接地很多玄学不良的真身温度是测试里最容易被低估的变量。芯片的很多参数对温度极其敏感——漏电随温度指数上升驱动能力随温度下降某些模拟基准的温漂直接决定精度。所以测试程序里必须明确测试温度而且实际温度必须被监控和记录。问题在于机台显示的温度不等于芯片结温。分选机的温控气流、Socket 的热阻、芯片自身的功耗发热都会让实际结温偏离设定值。一颗功耗大的芯片在测试中被连续激励自身发热可能让结温比环境高出十几度这时候测出来的参数跟规格书上的等温条件就对不上了。对策通常是在测试程序里控制连续激励的占空比、在关键测试项前加等待稳定时间、用一颗带温度传感器的监控芯片定期验证实际温度。这些手段都会增加测试时间所以要在精度和产能之间找平衡。接地问题更隐蔽。地线回路长、地平面分割不当、多点接地形成环路都会引入噪声表现为某些低电平测量项读数不稳、重复性差。这类问题的典型特征是同一颗芯片连测三次结果不一样而且换台机器可能就好了或者换一批芯片又正常了。这种间歇性特别折磨人排查方法是从最靠近芯片的接地点开始逐段检查接地路径确保每个测量点都有清晰、短、低阻抗的回流路径。6. 相关性、Shmoo与量产爬坡经验密度最高的部分6.1 机台相关性两台一模一样的机器为什么会测出不同结果同一个型号的两台机器配置相同、程序相同测同一批芯片结果就是会有差异。这个差异可能来自板卡校准的残余偏差、来自线缆和接口的差异、来自环境温度、来自机械定位的微小不同。量级通常很小但如果你的 guardband 留得不够这个小小的差异就足以让两台机器的良率差出零点几个百分点在量产规模下就是真金白银。处理这件事的标准动作叫相关性验证选一批覆盖各种参数范围的芯片通常包括明显良品、边缘良品、各类不良品在两台机器上各测一遍把每个测试项的实测值做配对比较算偏差和分布。判定标准通常是偏差均值要接近零偏差的分散程度要在测量误差预算之内。更严格的做法是建立机台家族的相关性矩阵定期做全网比对一旦发现某台机器的偏差漂移超出阈值就把它从量产队列里摘出来重新校准。这个工作听起来枯燥但它是多机台量产的生命线。我见过一个产线因为新进的一台机器没做相关性就直接投产导致那台机器测出来的良率比别的机器低 3%所有人都去查芯片浪费了两周。6.2 Shmoo图把二维扫描当成问诊工具Shmoo 图这个东西是 ATE 里少有的可视化诊断手段值得单独说。它的做法是把两个条件最常见的是电源电压和时钟周期或者电压和温度做成二维网格在每个格点上跑一遍测试把通过和不通过画成图。画出来的形状像一块地图边界线就是这颗芯片的工作边界。它是怎么用的举几个典型场景看工艺裕量如果一批芯片的 Shmoo 边界离规格点很近说明工艺裕量不够量产良率会不稳。看失效机理不同的边界形状对应不同的失效原因。比如边界随电压下降而收缩可能是驱动能力不足边界随频率升高而收缩可能是时序路径不够快某个角落单独出现失败区可能是某种特定的耦合或者噪声问题。做失效分析一颗失败芯片的 Shmoo 图形往往能直接指出问题方向比盲猜快得多。Shmoo 的代价是时间。一个 20×20 的网格就是 400 次测试如果每次几百毫秒一次完整扫描要几分钟。所以它主要用于工程阶段和失效分析量产中不用。但工程阶段不做 Shmoo量产阶段就会用大量时间做无效的猜测。6.3 量产release与版本管理程序改动是最大的风险源测试程序一旦上量产任何改动都是高风险动作。原因很简单程序是判定的唯一依据改错一行限值可能几万颗芯片的判定就错了而且这种错误在被发现之前会一直持续。所以正规的流程是这样的程序改动必须走版本控制每次改动有记录、有原因、有审批改动后的程序必须先在离线环境验证再在小批量上验证对比改动前后的 bin 分布和参数分布确认无异常之后才逐步放大到全量放量后的头几天要加密监控。我经历过一次很典型的事故某个测试项的限值被顺手改宽了改的人觉得这一项失败率太高可能是限值太严但没有做验证。结果头两天良率涨了两个百分点大家都挺高兴第三天客户反馈某批次不良率高。追查下去发现那一项恰恰是关键参数放宽限值放出去的芯片在客户端批量失效损失远大于省下的那点良率。这件事之后我形成了一个习惯看到某个测试项失败率异常高第一反应不是改限值而是查清楚为什么会高。可能是工艺真的飘了可能是接触出了问题可能是程序有 bug可能是限值当初就设错了。这几种情况的处理方式完全不同直接改限值是最偷懒也最危险的做法。7. 我在这一行踩过的几个坑7.1 把测不过当成芯片坏了新人最容易有的思维定式是机器说不过那就是芯片有问题。这个判断在理想情况下成立在现实中经常不成立。我统计过自己做过的失效分析真正芯片本身缺陷的大概占一半多一点剩下的是接触不良、程序问题、接口板问题、机台状态异常、甚至测试环境温度不对。所以一个成熟的测试工程师看到失败数据第一反应应该是这个失败可不可信而不是这个失败说明了什么。判断可信度的常用手段看复测结果同一颗芯片重测一次是否还失败、看失败项的分布是集中在某个 site 还是分散、是集中在某个测试项还是随机、看失败值是刚好超一点还是离谱地超、看时间相关性是不是某个时间段开始集中出现。这几个维度交叉一下往往就能区分真失效和假失效。7.2 接触不良伪装成功能失效这是最典型的一类假失效因为它伪装得很好。接触电阻升高会让某些依赖电流的测量项读数偏离接触完全开路会让功能测试直接在某个引脚上失败报出来的错误信息看起来像是芯片那部分逻辑坏了。识别的方法其实有套路如果是接触问题失败往往跟物理位置相关——同一个 site 反复失败、同一片晶圆上相邻 die 都失败、同一批料里某些位置集中的失败。真正的芯片缺陷失败分布通常是随机的除非是工艺系统性问题那会有另一种规律。还有一个更直接的办法在程序里加接触检查项每次测试前先确认每个引脚的连通性。这会增加测试时间通常几毫秒到几十毫秒但能省下大量误判和失效分析的时间。这笔账我觉得非常划算只是有些项目为了抠测试时间会把它砍掉砍完之后良率数据就变得不可信了。7.3 给想入行的人先学什么后学什么经常有人问我想做芯片测试应该先学什么。我的建议顺序是这样的。先学电路基础。不是要你考满分是要你能看懂一个引脚的等效电路、知道二极管怎么工作、知道运放的输入输出关系、知道传输线的阻抗匹配是什么。这些是后面所有工作的地基缺了会一直靠猜。再学测量原理。四线法为什么能消除引线电阻、采样保持电路为什么会有孔径误差、屏蔽和接地为什么能抑制共模干扰。这些知识决定了你看到异常读数时能不能判断是芯片的问题还是测量的问问题。然后学芯片测试的专属知识DC 参数测试、功能测试、扫描测试、内建自测、混合信号测试各自的做法和适用场景。最后才是具体平台的编程。这一步反而是最快的因为平台语法大同小异而前面的知识决定了你能不能写出一个有意义的程序而不是一份能跑但不知道在测什么的程序。我见过太多人一上来就啃平台手册学会了一堆函数调用但写出来的程序限值随意、条件混乱、失败不分类一出问题就抓瞎。基础打牢了学任何平台都是几周的事。另外一个建议是多去产线待着。测试工程师如果只在办公室写程序永远不知道自己的程序在现场是什么样子。去看着分选机跑、看着探针台压针、看着操作员换料、看着设备工程师擦针你就知道自己的一个参数设置会在现场引起什么反应。我很多程序上的改进想法都是站在产线旁边看出来的。最后提一句我自己的体会这个岗位最反直觉的地方在于它的核心能力不是测得准而是判断得对。机器给你一堆数字判断这堆数字可不可信、说明了什么问题、下一步该查哪里这些是任何手册上都写不出来的。而这些判断力只能靠在一次次误判、一次次复盘、一次次被现实打脸之后慢慢积累。 
长河君 · 2026/10/28 8:06:53 · 阅读 1.2k ATE测试机入门：从芯片测试原理到量产工程实践
很多人第一次听到ATE测试机脑子里浮现的是一台带屏幕的万用表或者是实验室里那台带旋钮的示波器。我当年入行第一天也是这么想的直到站在一台两人高的机柜前面看着它一分钟内把几百颗芯片挨个审了一遍才意识到这东西和实验室仪器的关系大概相当于集装箱码头和一把螺丝刀的关系。ATEAutomated Test Equipment自动测试设备在芯片行业里它是一个产线设备、一个成本中心、一个数据源头也是芯片出厂前最后一道真正意义上的体检关。这篇东西写给三类人刚入行或者准备入行的测试工程师、跟测试部门打交道但一直没搞懂他们在忙什么的硬件/版图/产品工程师以及纯粹好奇一颗芯片凭什么敢焊到板子上的技术爱好者。我尽量不用教科书语言按我这些年在一线看到的、踩过的东西来讲。1. 先把ATE测试机这个词拆开它测的到底是什么1.1 芯片出厂前必须回答的三个问题任何一颗芯片在离开产线之前产线都必须回答三个问题而且必须是以毫秒级的速度、对每一颗芯片逐一回答。第一个问题是它通电会不会炸——更准确地说是它的电源脚和地脚之间有没有短路、它的输入脚有没有被静电打穿、它的输出脚能不能正常拉高拉低。这类检查在ATE里叫开短路测试或者连通性测试通常是一份测试程序里最先跑的几个测试项因为它最快、最能筛掉明显的坏片而且能保护后面昂贵的测试硬件不被一颗短路的芯片带崩。第二个问题是它的功能对不对——给它加上规定的电压、灌进规定的时序向量看它吐出来的波形是不是符合设计。这部分可能是跑一段功能向量也可能是跑扫描链、内建自测、内嵌存储器自测具体用哪种手段取决于芯片类型和测试成本预算。第三个问题是它的参数合不合规——功能对了不代表能卖因为芯片是要在规格书的边界条件下工作的。工作电压偏低一点、温度高一点、时钟快一点它还能不能撑住这个撑住的边界在哪里ATE要做的就是把这些边界量化出来然后跟规格书对比决定这颗芯片是进良品箱还是废品箱或者是降级到低规格档次去卖。三个问题听起来简单但要在几百毫秒内对每一颗芯片都回答一遍而且要在一条一年跑几千万颗的产线上保持稳定这就是ATE存在的全部理由。ATE不是测量仪器它是一台专门用来做判定、并且必须做出海量判定的产线设备。1.2 ATE与实验室仪器的本质区别从测量到判定这个区别非常关键很多新人转不过来。实验室里那台高精度源表你接上一个器件它给你一个读数读数是 1.2345 mA你把这个数字记下来自己判断合不合格。ATE不是这么工作的——你事先把判定条件写进程序里机器跑完直接告诉你这颗是 PASS或者这颗是 FAIL失败在 3 号测试项实测值 1.8 mA上限 1.5 mA。换句话说实验室仪器输出的是数据ATE输出的是结论。这个差异带来了一连串工程上的后果仪器追求的是测量精度ATE追求的是一致性和节拍。一台ATE如果测得很准但每颗要跑两秒那它在量产线上没有价值。仪器可以人盯着看ATE必须无人值守连续跑几十个小时所以它的自诊断、校准周期、探针磨损监控、温漂补偿这些非测量功能工作量往往不亚于测量本身。仪器的错误代价是重测一次ATE的错误代价是几万颗芯片误判所以ATE里充满了各种防呆机制限值上下限、接触检查、复测策略、bin分布监控。我在刚转岗的时候干过一件蠢事拿着一台台式源表去校ATE的某个参数测量单元觉得读数差 2 mV 是个大问题花了半天时间查。后来带我的师傅说你这个通道的量产限值是 ±50 mV2 mV 的偏差在 guardband 里面已经被吃掉了你把它当问题是在浪费时间。这个教训我一直记着ATE的精度必须放在整个测试链路的误差预算里看孤立的精度没有意义。1.3 一台ATE由哪几块拼起来从外面看是一排机柜从工程视角看它至少可以切成五块每一块出问题都能让产线停摆。组成干什么常见故障表现测试主机含各类板卡产生激励、采集响应、做判定某个通道失效、时序漂移、板卡自检不过测试接口负载板、探针卡、Socket板把机台信号引到芯片引脚上接触电阻升高、开路、串扰、阻抗不匹配机械搬运探针台或分选机把芯片送到测试位、测完分类定位偏差、卡料、温控失效测试程序与软件定义测什么、怎么测、怎么分档版本错乱、限值设错、bin定义冲突数据系统记录每颗芯片的结果、做统计数据丢失、统计口径不一致、追溯断链新手最容易犯的错是只盯着第一块。实际上在量产阶段停线原因里接口和机械的占比往往比机台本身高得多。一颗芯片的测试结果飘了先查程序改动再查接触最后才怀疑机台主板——这个排查顺序不是拍脑袋定的是按故障概率排的。2. 晶圆到成品ATE在产线上守着哪几道关2.1 CP在划片之前把坏die挑出来CPChip Probing晶圆测试也有人叫中测或者晶圆针测。这一步发生在一片晶圆刚做完前道工艺、还没有划成一颗颗小芯片的时候。ATE这时候配的机械是探针台接口是探针卡探针卡上一排排细针或者垂直探针、MEMS探针压到晶圆的焊盘上让机台和某一颗 die 建立电气连接。为什么要在这么早的阶段测最直接的理由是钱。封装是要花钱的塑封、打线、基板、测试、运输每一步都是成本。一片晶圆上如果有 5% 的 die 是坏的你在划片封装之前把它们标出来这 5% 的封装费就省了。对于大芯片一颗的封装成本可能比晶圆上单颗的硅成本还高这时候 CP 的经济意义非常明显。CP 阶段还有一个不可替代的价值它能看到封装后看不到的东西。有些失效机理在封装之后会被掩盖有些参数在晶圆状态下测出来才是真实的裸片性能。比如某些器件的漏电在封装后因为应力变化会有偏移很多设计者更愿意相信 CP 阶段的数据。CP 的技术难点集中在接触上。探针要压到几十微米见方的焊盘上压下去的力度、扎针深度、探针磨损程度全都影响接触电阻。这一次压下去接触良好下一次可能就多出几欧姆测出来的参数就飘了。所以 CP 程序里几乎必然有接触检查项而且量产中要定期做探针清针用研磨材料把针尖氧化物磨掉。我见过最典型的情况是一片晶圆跑到中途良率突然掉 20%所有人都以为是工艺出了问题最后发现是探针卡的某几根针磨损到接触不良换卡就恢复了。2.2 FT封装之后的风险点全在这一关暴露FTFinal Test成品测试。芯片已经封装好一颗颗躺在料管或者卷带里测试机配的是分选机接口是 Socket测试座加负载板。分选机把芯片从料盘抓起来、压进 Socket、测完按结果丢进不同的 bin分档料盒。FT 覆盖的风险点和 CP 不一样。封装过程本身会引入失效打线虚焊、塑封空洞、芯片裂纹、引脚变形、基板分层。这些在 CP 阶段根本不存在只能在 FT 抓。所以 FT 的测试项虽然往往是 CP 的子集但判定限值、测试条件、甚至某些专项测试比如开短路、引脚连通、某些漏电项都会重新设计。另外一个现实差异是速度。CP 是一片晶圆上成百上千颗 die 在一个卡盘上移动index 时间相对可控FT 是分选机一颗颗机械搬运index 时间往往占总测试时间的相当比例。所以 FT 程序对测试项的取舍更狠——一个测试项如果只能多抓 0.01% 的失效但要多花 20 ms那它在量产程序里很可能被砍掉或者改成抽样。2.3 SLT与老化ATE管不到的那部分为什么还要存在如果 ATE 这么强为什么很多芯片在 FT 之后还要做 SLT系统级测试和老化这个问题新人问得最多答案其实很朴素ATE 测的是参数在不在规格内不是装到板子上能不能用。ATE 用向量激励向量是设计者根据功能模型写出来的它能覆盖设计者想到的情况。但真实系统里的情况是设计者想不到的多路电源上电的时序、时钟抖动、相邻器件的干扰、操作系统启动时的负载突变。SLT 就是把芯片插到一个类真实的板子上跑一段真实软件看它能不能启动、能不能跑完。它的覆盖率和 ATE 是互补的不是替代的。老化Burn-in的逻辑又不一样。它是在高温高压下让芯片持续工作一段时间把那些早期失效的潜在缺陷提前激发出来。这类缺陷在出厂时参数完全正常跑几百小时之后才暴露。ATE 在出厂那一刻是测不出来的因为它还没有发生。老化本质上是拿时间换可靠性代价是产能和成本所以只有对可靠性要求极高的场景才会做完整的全片老化。这三者的关系我一般这么跟人解释ATE 是体检SLT 是试驾老化是耐久测试。体检能查出指标异常试驾能查出开起来别扭耐久测试能查出三年后会不会坏。三者缺一不可但成本依次上升所以实际用哪几个是产品和成本的权衡。3. 测试程序里的内容一份程序从空文件到能跑量产3.1 程序骨架setup、pattern、test block、binning一份 ATE 测试程序抛开各家平台语法差异结构上基本都是四块。Setup 部分定义硬件和全局条件用了哪些板卡、通道怎么映射到芯片引脚、电源怎么配置、时序集怎么定义、电平条件是什么。这部分最容易出低级错误因为它是配置而不是逻辑出错时程序照样能跑只是测出来的东西全错。通道映射错一位可能把 VDD 加到某个信号脚上芯片当场就废了。Pattern 部分是激励数据。功能向量的本质是一串 0/1 加上时序信息告诉机台在每个周期把哪些引脚拉高、哪些拉低、在哪个时刻采样。这部分通常由设计端提供测试工程师负责转换格式、做仿真验证、压缩向量、调整时序。Test block 部分是测试项的组织。每个 block 是一个具体的测试某个引脚的漏电、某个电源的静态电流、某段功能向量的执行、某个扫描链的翻转。每个 block 有自己的条件电压、温度、时序集、自己的测量方式单点测量、扫描、比较和自己的限值。Binning 部分决定结果归类。硬 bin 决定物理去哪软 bin 记录失败原因。这里的设计非常讲究bin 分得太粗失效分析没有线索分得太细产线统计会碎成一地。我见过的比较合理的做法是硬 bin 控制在个位数软 bin 按测试项和失效模式细分到几十个然后在数据系统里再做聚合。这四块里真正花时间的不是写是验证。一份新程序从能跑通到能上量产中间的验证工作量通常是编写工作量的三到五倍。3.2 DC与功能测试最朴素也最容易出问题的部分DC 测试是所有测试里最不起眼、但最不能省的一块。典型项包括连通性/开短路给引脚灌一个小电流测二极管压降判断 ESD 二极管是否完好、有没有虚焊。输入漏电给输入脚加高低电平测流进去的电流判断输入级是否正常。输出驱动在额定负载下测输出电压判断驱动能力够不够。静态电流芯片处于静态时测总电流判断有没有内部短路或者工艺偏差。输出短路电流把输出脚拉到地测它能吐出多少电流判断输出级是否过强。这些项的技术含量看起来不高但它们在量产中的检出率往往不低而且测试时间短、成本低性价比极高。麻烦在于它们对接触质量极其敏感。一个 100 nA 级别的漏电测量接触电阻多几欧姆、探针上多一点氧化物、地线回路多一段读数就可能翻倍。所以做 DC 测试的工程师一半时间在写程序一半时间在跟接触和接地较劲。功能测试则是另一个极端。它跑真实向量覆盖真实逻辑但代价是向量长、时间长、调试难。一颗复杂 SoC 的功能向量可能几百万个周期跑一遍几百毫秒而且一旦失败你要在海量周期里定位是哪一个周期出的问题。所以实际量产中功能向量通常会被压缩和筛选——设计端提供的全向量用于首件验证和失效分析量产程序里跑的是精简版。3.3 Scan、BIST与高速接口测试结构化测试接管了什么芯片越复杂靠功能向量覆盖内部逻辑就越不现实。于是结构化测试成了主流。扫描链测试的思路是把芯片内部的触发器串成移位寄存器测试时通过扫描链把激励灌进去、把结果抽出来然后用自动测试向量生成工具算出能覆盖故障的图形。它的好处是覆盖率高、生成自动化、对机台要求相对低。坏处是图形量大、测试时间长所以实际用的时候要做压缩——片上解压电路把外部灌进来的压缩数据展开成内部图形测完再压缩输出。这个压缩比通常能到几十倍甚至上百倍。内建自测更进一步把一部分测试逻辑做进芯片里。存储器自测负责测片上存储阵列逻辑自测负责测关键逻辑块还有一些专门的自测用于模拟模块。自测的好处是机台只需要给个启动信号、读个结果测试时间短、对机台资源占用小。坏处是占芯片面积、增加设计复杂度而且自测本身的覆盖率要靠设计端保证测试工程师能干预的空间有限。高速接口测试是另一个世界。当接口速率上到几 Gbps 甚至更高普通数字通道已经喂不进去了需要专门的仪表化通道或者环回测试。环回测试的思路很巧让芯片自己发、自己收或者两颗芯片对接互相收发机台只负责配置和判定把高速信号的处理交给芯片自己。这样既省了昂贵的仪表资源又贴近真实工作状态代价是需要芯片支持环回模式而且误码率的统计要跑足够长的时间。3.4 Guardband为什么测试限值不能贴着规格书这是新人最容易搞错的一点。规格书上写某个参数最小 1.0 V很多人的第一反应是测试限值就设 1.0 V。这是要出事的。原因是测量本身有误差。你的机台有精度误差、你的接触有电阻、你的板卡有漂移、你的温度控制和规格书标称值有偏差。如果限值贴着规格书那么一颗真实值是 1.001 V 的合格品在测量误差下可能读成 0.999 V被判成不良。这在量产里叫误杀Overkill直接吃良率。反过来如果限值放得太松一颗真实值 0.98 V 的不合格品可能读成 1.01 V被判成合格流到客户端这叫漏放Underkill代价是客诉和召回。Guardband 就是在这两者之间找平衡。常见的做法是先做测量系统分析把测量重复性、再现性、机台间差异量化出来然后按统计方法比如取若干倍标准差确定保护带宽度。有一种常见但粗糙的做法是直接按规格的百分比留余量比如 ±3% 或者 ±5%这在要求不高的场景能用但对高精度模拟芯片就太随意了。我个人的经验是guardband 不能一次定死要在量产爬坡阶段用数据反向校准。先按保守值跑一批看 bin 分布看失败项的实测值离限值有多远。如果发现某一项的失败值全都挤在限值边缘说明要么 guardband 不够要么这一项的工艺能力本身就在边界上需要跟工艺端一起看。4. 决定成本和产能的几个硬指标4.1 Site数与并测多测一颗不是简单地×NSite 数就是一台机器同时能测几颗芯片。早期机器一个 site后来四个、八个、十六个高端平台能到几十甚至上百。听起来是线性收益site 数翻倍产能翻倍成本减半。实际远没有这么简单。第一site 之间必须一致。同一批芯片分到不同 site 上测如果 site 之间有系统偏差就会导致某些 site 的良率明显偏低。这在量产里叫 site 差异必须监控。常见的做法是定期跑一颗金样本一颗已知良品和一颗已知不良品确认所有 site 的判定一致同时在数据系统里按 site 统计良率一旦某个 site 偏离整体均值超过阈值就报警。第二多 site 会加剧电源和地的压力。几十个 site 同时工作峰值电流叠加地弹和电源噪声都会恶化本来 margin 就紧张的项目更容易出问题。所以高 site 数往往需要更强的电源板卡和更讲究的接地设计。第三测试程序的并行化改造有成本。原来的程序可能假设只有一个 site所有的资源命名、数据记录、异常处理都是单份的。改成多 site 需要把资源复制、把数据按 site 分开记录、把判定逻辑改成逐 site 处理。这个改造不是改几个参数的事有时候要重写相当一部分结构。4.2 Test time与Index time的拆账产能计算的公式很朴素每小时产出 3600 / (单次测试时间 单次搬运时间) × site 数。看起来简单但这两个时间的构成值得细拆。时间构成内容典型量级优化手段程序加载与初始化加载代码、校准、自检秒级每批次一次减少批次切换频率Setup/建立时间上电、稳定、继电器切换几毫秒到几十毫秒合并测试条件、减少切换测试执行实际跑测试项几十毫秒到几秒并行执行、优化向量、减少冗余项数据记录与判定记录结果、分档毫秒级批量写、减少实时IOIndex/搬运换下一颗芯片几十到几百毫秒提高机械速度、多site并行从这张表能看出来一个反直觉的结论当测试时间被压到和搬运时间同一量级时继续优化测试时间的收益会急剧下降此时该优化的是机械。我见过不少团队在测试时间上死磕把 80 ms 压到 70 ms高兴了半天回头一看 index 时间是 150 ms总时间只降了 4%。反过来在测试时间远大于搬运时间的场景比如复杂 SoC 跑几百毫秒测试时间就是主战场这时候向量压缩、测试项裁剪、多 site 并行才有意义。4.3 通道数、向量速率与时序精度选型时看哪个买机器的时候销售会给你一串参数很容易看晕。我的经验是按芯片类型倒推先确定哪个参数是瓶颈。芯片类型最看重的指标原因数字逻辑/SoC通道数、向量深度、扫描链支持引脚多、向量长存储器并行site数、地址通道数、测试算法支持单片简单但量大靠并行摊成本模拟/电源管理测量精度、低电流测量能力、多路电源参数精度是核心射频频段覆盖、调制分析能力、噪声底需要专门的射频资源图像传感器高速数据接口、图像处理能力、光学接口输出的是图像数据流时序精度这一项值得单独提一下。它指的是机台能在多精确的时刻把信号边沿放到指定位置通常用边沿放置精度来衡量好的平台能到几十皮秒量级。这个指标对高速接口、对时序敏感的存储器、对需要精确采样窗口的模拟测试很关键。但如果你的芯片是低速的电源管理芯片这个指标对你就没意义多花钱买的是用不上的能力。我见过一次选型失误团队为了以后可能要做高速接口买了一个通道速率很高的平台结果主力产品是电源芯片需要的是高精度低电流测量能力而那个平台在这个方向上反而偏弱最后不得不额外配一台专用机。教训是选型按当前和未来两年真实在跑的产品线来定别按理论上可能来定。4.4 一张成本账测试到底吃掉多少利润测试成本通常按每颗芯片分到多少秒机时、再乘以机时单价来算。机时单价里包含设备折旧、场地、人力、维护、耗材。一台高端平台的采购价可能到百万美元量级按五年折旧、每年有效运行几千小时算每小时的折旧成本就相当可观再叠上探针卡、Socket 这些耗材单颗成本很容易被推到几美分到几十美分。对于单价低的芯片这个数字是致命的。一颗卖几毛钱的芯片测试成本几美分就已经吃掉一大块毛利。所以低价值芯片的测试策略极其克制——能测三项绝不测五项能并行到上百 site 绝不只做十六个能用便宜的接口板绝不上贵的。而对于单价高、失效代价大的芯片比如车载、工业、服务器测试成本占比可以低到几个百分点这时候策略完全反过来宁可多测也要保证可靠性。这个逻辑解释了为什么同一个测试团队做不同产品线的时候风格会完全不一样。不是人的水平差异是经济模型决定的。5. 硬件那头探针卡、Socket、Load Board才是良率杀手5.1 探针卡CP阶段唯一与die接触的东西探针卡是整个 CP 测试里唯一直接碰到芯片的东西也是消耗品里最贵的之一。常见的几类悬臂针一根根细金属针斜着压到焊盘上成本低、制作周期短适合焊盘排在芯片周边、引脚数不多、频率不高的场景。缺点是针尖容易磨损、扎痕较深、高频性能一般。垂直针针垂直立在基板上靠针的弹性形变提供压力适合焊盘阵列分布、密度高的场景。扎痕浅、寿命长但制作复杂、成本高。MEMS探针用微加工工艺做出来的微小探针能做到极高的密度和很好的高频特性适合高引脚数、高速、细间距的芯片。代价是贵而且很娇气被一颗凸点高的 die 顶一下可能就报废一片。不管哪种使用中都要盯几个指标接触电阻每根针都要在可接受范围内且分布要均匀、扎针深度太浅接触不良太深损伤焊盘甚至打穿下面的结构、清针周期用多久磨一次针尖、寿命计数扎了多少次之后必须换。我在一个项目上吃过亏探针卡的寿命计数没人管跑到标称寿命的两倍还在用某天开始某几根针的接触电阻慢慢升高测出来的是某个模拟参数偏高报废了一批本来合格的晶圆。事后复盘发现如果当初在程序里加一个接触电阻的监控项并设报警阈值这批损失是可以避免的。5.2 Socket与Load BoardFT阶段的接触电阻与信号完整性FT 阶段芯片是通过 Socket 和负载板跟机台连接的。Socket 的种类很多弹簧针式、导电胶式、弹片式各有各的适用场景。选择的时候主要看引脚间距、插拔次数要求、接触电阻稳定性、以及高频性能。Socket 是典型的消耗品插拔几万到几十万次之后接触就会劣化。产线通常有寿命管理但实际操作中经常出现没到寿命但已经不行了的情况——比如某个批次的芯片引脚镀层异常磨损速度比正常快很多Socket 提前老化。所以除了按次数管理还要按实际测试数据监控同一批芯片在同一个 Socket 上测出来的良率突然下滑第一怀疑对象就是 Socket。负载板的问题更多在信号完整性上。高速信号走线长度不匹配、阻抗不连续、地平面不完整、去耦电容位置不对都会让波形变形导致本来能过的芯片过不了。这些问题在低频测试里看不出来一旦上到几百兆以上就开始显形。我印象很深的一次是某个接口的时序测试良率只有 70%查了程序、查了芯片、查了机台都没问题最后用示波器在负载板上量波形发现某几根走线比其他长了将近一厘米采样点正好落在边沿上。改板之后良率回到 99%。5.3 温控与接地很多玄学不良的真身温度是测试里最容易被低估的变量。芯片的很多参数对温度极其敏感——漏电随温度指数上升驱动能力随温度下降某些模拟基准的温漂直接决定精度。所以测试程序里必须明确测试温度而且实际温度必须被监控和记录。问题在于机台显示的温度不等于芯片结温。分选机的温控气流、Socket 的热阻、芯片自身的功耗发热都会让实际结温偏离设定值。一颗功耗大的芯片在测试中被连续激励自身发热可能让结温比环境高出十几度这时候测出来的参数跟规格书上的等温条件就对不上了。对策通常是在测试程序里控制连续激励的占空比、在关键测试项前加等待稳定时间、用一颗带温度传感器的监控芯片定期验证实际温度。这些手段都会增加测试时间所以要在精度和产能之间找平衡。接地问题更隐蔽。地线回路长、地平面分割不当、多点接地形成环路都会引入噪声表现为某些低电平测量项读数不稳、重复性差。这类问题的典型特征是同一颗芯片连测三次结果不一样而且换台机器可能就好了或者换一批芯片又正常了。这种间歇性特别折磨人排查方法是从最靠近芯片的接地点开始逐段检查接地路径确保每个测量点都有清晰、短、低阻抗的回流路径。6. 相关性、Shmoo与量产爬坡经验密度最高的部分6.1 机台相关性两台一模一样的机器为什么会测出不同结果同一个型号的两台机器配置相同、程序相同测同一批芯片结果就是会有差异。这个差异可能来自板卡校准的残余偏差、来自线缆和接口的差异、来自环境温度、来自机械定位的微小不同。量级通常很小但如果你的 guardband 留得不够这个小小的差异就足以让两台机器的良率差出零点几个百分点在量产规模下就是真金白银。处理这件事的标准动作叫相关性验证选一批覆盖各种参数范围的芯片通常包括明显良品、边缘良品、各类不良品在两台机器上各测一遍把每个测试项的实测值做配对比较算偏差和分布。判定标准通常是偏差均值要接近零偏差的分散程度要在测量误差预算之内。更严格的做法是建立机台家族的相关性矩阵定期做全网比对一旦发现某台机器的偏差漂移超出阈值就把它从量产队列里摘出来重新校准。这个工作听起来枯燥但它是多机台量产的生命线。我见过一个产线因为新进的一台机器没做相关性就直接投产导致那台机器测出来的良率比别的机器低 3%所有人都去查芯片浪费了两周。6.2 Shmoo图把二维扫描当成问诊工具Shmoo 图这个东西是 ATE 里少有的可视化诊断手段值得单独说。它的做法是把两个条件最常见的是电源电压和时钟周期或者电压和温度做成二维网格在每个格点上跑一遍测试把通过和不通过画成图。画出来的形状像一块地图边界线就是这颗芯片的工作边界。它是怎么用的举几个典型场景看工艺裕量如果一批芯片的 Shmoo 边界离规格点很近说明工艺裕量不够量产良率会不稳。看失效机理不同的边界形状对应不同的失效原因。比如边界随电压下降而收缩可能是驱动能力不足边界随频率升高而收缩可能是时序路径不够快某个角落单独出现失败区可能是某种特定的耦合或者噪声问题。做失效分析一颗失败芯片的 Shmoo 图形往往能直接指出问题方向比盲猜快得多。Shmoo 的代价是时间。一个 20×20 的网格就是 400 次测试如果每次几百毫秒一次完整扫描要几分钟。所以它主要用于工程阶段和失效分析量产中不用。但工程阶段不做 Shmoo量产阶段就会用大量时间做无效的猜测。6.3 量产release与版本管理程序改动是最大的风险源测试程序一旦上量产任何改动都是高风险动作。原因很简单程序是判定的唯一依据改错一行限值可能几万颗芯片的判定就错了而且这种错误在被发现之前会一直持续。所以正规的流程是这样的程序改动必须走版本控制每次改动有记录、有原因、有审批改动后的程序必须先在离线环境验证再在小批量上验证对比改动前后的 bin 分布和参数分布确认无异常之后才逐步放大到全量放量后的头几天要加密监控。我经历过一次很典型的事故某个测试项的限值被顺手改宽了改的人觉得这一项失败率太高可能是限值太严但没有做验证。结果头两天良率涨了两个百分点大家都挺高兴第三天客户反馈某批次不良率高。追查下去发现那一项恰恰是关键参数放宽限值放出去的芯片在客户端批量失效损失远大于省下的那点良率。这件事之后我形成了一个习惯看到某个测试项失败率异常高第一反应不是改限值而是查清楚为什么会高。可能是工艺真的飘了可能是接触出了问题可能是程序有 bug可能是限值当初就设错了。这几种情况的处理方式完全不同直接改限值是最偷懒也最危险的做法。7. 我在这一行踩过的几个坑7.1 把测不过当成芯片坏了新人最容易有的思维定式是机器说不过那就是芯片有问题。这个判断在理想情况下成立在现实中经常不成立。我统计过自己做过的失效分析真正芯片本身缺陷的大概占一半多一点剩下的是接触不良、程序问题、接口板问题、机台状态异常、甚至测试环境温度不对。所以一个成熟的测试工程师看到失败数据第一反应应该是这个失败可不可信而不是这个失败说明了什么。判断可信度的常用手段看复测结果同一颗芯片重测一次是否还失败、看失败项的分布是集中在某个 site 还是分散、是集中在某个测试项还是随机、看失败值是刚好超一点还是离谱地超、看时间相关性是不是某个时间段开始集中出现。这几个维度交叉一下往往就能区分真失效和假失效。7.2 接触不良伪装成功能失效这是最典型的一类假失效因为它伪装得很好。接触电阻升高会让某些依赖电流的测量项读数偏离接触完全开路会让功能测试直接在某个引脚上失败报出来的错误信息看起来像是芯片那部分逻辑坏了。识别的方法其实有套路如果是接触问题失败往往跟物理位置相关——同一个 site 反复失败、同一片晶圆上相邻 die 都失败、同一批料里某些位置集中的失败。真正的芯片缺陷失败分布通常是随机的除非是工艺系统性问题那会有另一种规律。还有一个更直接的办法在程序里加接触检查项每次测试前先确认每个引脚的连通性。这会增加测试时间通常几毫秒到几十毫秒但能省下大量误判和失效分析的时间。这笔账我觉得非常划算只是有些项目为了抠测试时间会把它砍掉砍完之后良率数据就变得不可信了。7.3 给想入行的人先学什么后学什么经常有人问我想做芯片测试应该先学什么。我的建议顺序是这样的。先学电路基础。不是要你考满分是要你能看懂一个引脚的等效电路、知道二极管怎么工作、知道运放的输入输出关系、知道传输线的阻抗匹配是什么。这些是后面所有工作的地基缺了会一直靠猜。再学测量原理。四线法为什么能消除引线电阻、采样保持电路为什么会有孔径误差、屏蔽和接地为什么能抑制共模干扰。这些知识决定了你看到异常读数时能不能判断是芯片的问题还是测量的问问题。然后学芯片测试的专属知识DC 参数测试、功能测试、扫描测试、内建自测、混合信号测试各自的做法和适用场景。最后才是具体平台的编程。这一步反而是最快的因为平台语法大同小异而前面的知识决定了你能不能写出一个有意义的程序而不是一份能跑但不知道在测什么的程序。我见过太多人一上来就啃平台手册学会了一堆函数调用但写出来的程序限值随意、条件混乱、失败不分类一出问题就抓瞎。基础打牢了学任何平台都是几周的事。另外一个建议是多去产线待着。测试工程师如果只在办公室写程序永远不知道自己的程序在现场是什么样子。去看着分选机跑、看着探针台压针、看着操作员换料、看着设备工程师擦针你就知道自己的一个参数设置会在现场引起什么反应。我很多程序上的改进想法都是站在产线旁边看出来的。最后提一句我自己的体会这个岗位最反直觉的地方在于它的核心能力不是测得准而是判断得对。机器给你一堆数字判断这堆数字可不可信、说明了什么问题、下一步该查哪里这些是任何手册上都写不出来的。而这些判断力只能靠在一次次误判、一次次复盘、一次次被现实打脸之后慢慢积累。