简介SIwave中文培训手册.pdf 面向从事高速PCB设计的工程师与初学者系统讲解信号完整性与电源完整性的仿真方法帮助读者应对现代PCB设计中SI/PI与EMI相互耦合的难题。资源包内含1个PDF文件大小约4.66MB内容以中文图文形式编排便于对照软件操作逐步学习。手册从传输线、特性阻抗、反射系数、截止频率、S参数等基础概念讲起延伸至电源完整性定义、同步开关噪声、PDS目标阻抗与去耦电容并梳理SI/PI与EMI的关系。实践部分覆盖PCB前仿真与布线后仿真前者包括数据导入检查、层叠设计、平面分割、去耦电容添加、参数设置与谐振分析后者涵盖谐振模式、阻抗分析、传导干扰、SSN、DCIR压降、信号线参数抽取、TDR、串扰、差分信号与眼图仿真以及远场辐射与频变源等EMI控制内容。目前已有3544人学习适合希望建立完整仿真流程认知并查漏补缺的读者。1. 信号完整性为什么 100MHz 的板子不能再当短路处理一块 PCB 走线在 50Hz 的电源眼里就是一根导线在 100MHz 的数字信号眼里却是一条传输线。这个分界线到底在哪里答案藏在波长和物理尺寸的比例关系里。台灯的电源线长 2 米工作频率 50Hz对应波长 6000 公里导线长度连波长的零头都不到信号瞬间从一端传到另一端根本来不及感受到阻抗变化。但一块便携设备的 PCB 上100MHz 信号的波长是 3 米走线长度到了十几厘米已经和波长的十分之一可比拟这时候信号在走线上传播时每一段都会看到不同的瞬态阻抗反射、振铃、串扰全冒出来了。这就是信号完整性要解决的核心问题当互连的电气尺寸和信号波长可比拟时必须用传输线理论来分析不能再当短路处理。SIwave 这类工具做的事情就是把 PCB 上的铜箔、介质、过孔、平面全部离散成电磁场可计算的模型然后告诉你信号在每一段走线上到底经历了什么。这份中文培训手册的价值在于它没有一上来就堆公式而是从现代 PCB 设计面临的挑战讲起把 SI/PI/EMI 三个问题串成一条线再落到具体的仿真操作流程。下面从底层机制开始拆。2. 传输线与特性阻抗50 欧姆这个数字是怎么定下来的2.1 传输线效应的触发条件传输线不是某种特殊的线而是一种分析模型。当器件物理尺寸或者电气连接的尺寸同信号的波长可以比拟时就需要传输线理论来分析。这里的可比拟通常指走线长度超过波长的十分之一。100MHz 信号的波长在 FR4 介质中大约是 1.5 米考虑介电常数后走线超过 15 厘米就必须按传输线处理。而 50Hz 的电源线波长 6000 公里2 米长的线连波长的三千分之一都不到直接当短路就行。这个判断标准背后的物理直觉是信号在走线上传播需要时间如果传播时间远小于信号变化沿的时间那么整条线上的电压电流可以认为是同时建立的不需要考虑波的传播。一旦传播时间和信号上升沿可比拟信号在走线一端变化时另一端还不知道中间就形成了电压梯度这就是波。2.2 特性阻抗的物理本质特性阻抗是信号沿传输线传播过程中传输线上看到的瞬间阻抗值。注意瞬间这个词——它不是直流电阻而是电磁波在传输线上传播时电场和磁场能量比值的体现。对于均匀传输线特性阻抗由单位长度的电感 L 和电容 C 决定Z0 sqrt(L/C)这个阻抗是传输线本身的物理结构决定的跟信号频率无关在无损情况下跟线长也无关。改变线宽、介质厚度、介电常数都会改变 L 和 C 的比值从而改变特性阻抗。那为什么标准是 50 欧姆这是微波工程发展过程中逐渐形成的折中。射频电缆特性阻抗在 70 多欧姆左右时传输损耗最小在 30 多欧姆时承受功率最大。两者综合选择 50 欧姆同时照顾到两种性能。这个数字后来被测试仪器、连接器、电缆全部沿用成了事实标准。如果外接阻抗同特征阻抗不一致就会产生反射。2.3 反射系数与二次反射当传输线上传播的信号到达某个阻抗不连续的节点时信号会发生反射。反射系数 Γ 定义为反射电压与入射电压的比值Γ (ZL - Z0) / (ZL Z0)当负载阻抗大于输入阻抗Γ 0反射信号与入射信号同向叠加当负载阻抗小于输入阻抗Γ 0反射信号与入射信号反向相减。传输线的阻抗不连续不仅发生在终端当反射信号传播到源端后同样也会由于源端阻抗不匹配产生二次反射最终信号经过多次反射后归于稳定。这个机制解释了一个常见现象为什么时钟信号过冲和下冲总是成对出现。源端和负载端之间的多次反射在示波器上表现为振铃。常见的做法是在源端串联一个电阻让源端阻抗加上串联电阻等于传输线特性阻抗这样反射波回到源端时被完全吸收不再产生二次反射。2.4 截止频率信号能量到底集中在哪对于一个周期性的数字信号高次谐波分量随频率升高而下降。定义截止频率为Fknee 0.35 / Trise信号的主要高次谐波分量即能量集中在 Fknee 以内。所以通常考察信号、信道的特性时关注的是截止频率以内的部分截止频率之外由于信号能量很弱可以忽略不计。从 Fknee 与 Trise 的关系可以看出信号的截止频率与它的周期没有直接关系。Trise 越小信号变化沿越快Fknee 越高Trise 越大信号变化沿越慢Fknee 越低。这意味着一个 10MHz 的时钟如果上升沿是 100ps它的截止频率高达 3.5GHzPCB 上所有超过 3.5GHz 的寄生效应都会影响它。很多工程师只盯着时钟频率忽略了上升沿才是决定信号高频含量的关键参数这是血泪教训。2.5 S 参数为什么高频网络不用 Z 参数S 参数是描述高频网络特性的参数原理同电路理论里的 Z 参数、Y 参数类似。但 Z 和 Y 参数的测量存在开路短路情况不适合高频情况下应用。高频下开路会形成天线效应短路会引入寄生电感测量结果完全失真。S 参数基于入射波和反射波的比例关系测量时端口接匹配负载不会出现开路短路所以适合高频应用。对于常见两端口互联结构可以定义四个 S 参数。其中 S11 和 S22 称为回波损耗反映了信号在传输线网络上的反射状况S21 和 S12 称为插入损耗反映了信号通过传输线网络的能力。在 SIwave 中提取 S 参数后可以直接看到某个频段内信号衰减了多少 dB反射了多少 dB这是判断信道质量最直接的依据。3. 电源完整性目标阻抗和去耦电容的谐振机制3.1 PDS 阻抗与目标阻抗的计算逻辑电源从电源模块出发一般会经过电路板、封装和芯片内部的互联最后传递给晶体管。这是一个分层的电源网络称为电源供给系统PDS。电源完整性分析的核心内容就是怎样设计整个电源供给网络或者其中的一部分使得电源地网络产生的噪声最小。PDS 的阻抗定义为从芯片这一端看整个电源供给系统的阻抗。PDS 的设计目标就是降低整个网络的阻抗从而减少电源地网络的噪声。目标阻抗考察的是无源的电源地网络设计定义为Ztarget (允许的电压波动) / (通过的电流)比如一个 3.3 伏的电源平面如果允许的电压波动是 5%通过的电流是 2 安培那目标阻抗是 82.5 毫欧。也就是整个 PDS 系统的阻抗小于 82.5 毫欧这个系统的电源完整性就没有问题即波动小于 5%。当然实际的运算过程并没有这么简单因为电流值并不是恒定不变而是频率相关所以目标阻抗也是一个频率相关的值。常见的实现思路是在低频段VRM 的反馈环路能维持电压稳定目标阻抗可以放宽在中频段去耦电容负责提供瞬态电流目标阻抗由电容网络决定在高频段封装和芯片内部的电容起主要作用。SIwave 的阻抗分析功能就是扫描整个频段看 PDS 阻抗是否在所有频点都低于目标阻抗曲线。3.2 去耦电容的谐振特性由于寄生参数的作用一个非理想的电容通常等效为 ESL ESR C 的串联网络从而构成了一个串联谐振电路。其谐振频率为Fres 1 / (2 * pi * sqrt(ESL * C))在谐振频率以下电容呈容性阻抗随频率升高而降低在谐振频率处阻抗达到最小值等于 ESR在谐振频率以上电容呈感性阻抗随频率升高而增加。这意味着一个电容只在谐振频率附近才能有效降低电源噪声超出这个范围后它反而变成了一个电感帮不上忙。当 C 和 ESR 固定时不同的 ESL 对应了不同的谐振频率。ESL 越大谐振频率越低电容在高频段的去耦效果越差。而当 C 和 ESL 固定时不同的 ESR 对应的谐振频率点是相同的所改变的仅仅是谐振点处阻抗的大小。ESR 越小谐振点处阻抗越低去耦效果越好。这解释了为什么电源平面上要放不同容值的电容大电容谐振频率低负责低频段小电容谐振频率高负责高频段。但实际中多个电容并联后电容之间的 ESL 会形成新的谐振点在某些频段反而出现阻抗峰值。常见的做法是用相同容值的电容阵列来避免这个问题或者用仿真工具扫描整个 PDS 阻抗曲线来验证。3.3 同步开关噪声的生成机制当芯片的多个 I/O 口同时同向翻转比如从 1 到 0 的时候多个 I/O 的 buffer 同时消耗的电流叠加在电源和地的 PIN 脚上产生一个较大的电流。这个变化的电流在封装和 PIN 脚的寄生电感 L 上会形成一个噪声电压dV L * dI/dt这就是同步开关噪声SSN。它的本质是寄生电感对电流变化的抵抗。I/O 翻转速度越快dI/dt 越大噪声电压越高。芯片引脚越多同时翻转的 I/O 越多叠加电流越大噪声也越大。这个机制解释了为什么 BGA 封装中电源和地引脚要尽量靠近、尽量多。靠近可以减小电流回路面积从而减小寄生电感多引脚并联可以降低等效电感。SIwave 的 SSN 仿真功能就是模拟多个 I/O 同时翻转时电源地网络上的噪声波形帮助判断是否需要增加去耦电容或调整引脚分配。3.4 SI/PI 与 EMI 的耦合关系在高性能的 PCB 设计中SI/PI 和 EMI 这三个方面是密切联系、相互影响的。高速信号的跳变沿所携带的高频分量更容易引发高频的 EMI 辐射高速信号由于过孔换层或跨分割除了造成阻抗不连续也会引起电源和地平面上信号回流路径不理想造成电源完整性问题。PCB 电源或地平面本身固有的谐振模式被激发也会引起信号 S 参数的变化进而引起信号完整性问题电源和地上的噪声引起的共模辐射也会带来严重的 EMI 辐射EMI 的传导和辐射干扰同样也会造成电子系统的电源波动或信号恶化产生 SI/PI 问题。阻抗不连续引起的 SI 和 PI 问题紧密相关电源平面的谐振频点和 EMI 辐射峰值频率相对应。这意味着解决 SI 问题时如果只盯着信号线忽略了电源平面的影响很可能按下葫芦浮起瓢。PCB 设计过程中同时针对这三个方面进行考察和控制是高性能 PCB 系统仿真和设计的必然趋势。4. 从导入到仿真SIwave 的数据流和检查机制4.1 PCB 数据导入的预处理步骤Ansoft 提供了与当前业界主流的 PCB Layout 工具如 Allegro、Board Station、PADS、Expedition、Zuken 等之间方便快捷的接口。以 PADS 为例导入 SIwave 的过程需要先在 PADS 中输出 *.asc 文件。在输出之前首先要在菜单的 tools - pour manager 中进行 Plane connect 和 Hatch 的操作。这一步的目的是把平面层的数据完整地填充和连接否则导入 SIwave 后平面会缺失导致电源网络不完整。接下来需要在 tool - option - Split/Mixed Plane 设置中对 Save to PCB file 一栏选择 All plane data 选项。这个设置确保所有平面数据都被写入输出文件。设置好此项后运行 File - Export选择 *.asc 文件的路径和名称。由于目前的 SIwave 3.5.2 版本只支持到 PADS2005 版本所以对于 PADS2007 以上版本在 Format 一栏要选择 PADS Layout V2005.2 以下的输出格式。在 Units 一栏选择 Current然后点击 OK输出 *.asc 文件。在 SIwave 中点击菜单 File - Import - Mentor PADS Design选择好 *.asc 文件后在自动跳出的对话框中为即将生成的 *.anf 文件设定名称和路径然后进行导入。导入完成后点击菜单 Edit - Validation Check 进行检查。4.2 Validation Check 到底在检查什么Validation Check 是 SIwave 仿真流程中最关键的一步它检查的内容包括平面是否完整、网络连接是否正确、是否有孤立的铜皮、过孔是否穿透了不该穿透的平面、介质层厚度是否合理等。常见的实现思路是工具会遍历所有网络检查每个网络的连通性如果发现某个电源网络被分割成多个不连通的部分就会报错。同时检查平面层的完整性如果平面被走线切割成狭长的条状会影响回流路径也会给出警告。还会检查过孔与平面的连接关系如果信号过孔穿过了电源平面但没有反焊盘隔离会造成短路。这一步翻车的代价很高。如果跳过 Validation Check 直接跑仿真可能得到完全错误的结果而且很难排查是模型问题还是设置问题。我一般会这么理解Validation Check 相当于仿真前的体检花几分钟跑一遍比后面花几小时排查错误结果划算得多。4.3 层叠设计与平面分割的仿真验证预布局阶段的层叠设计是 SI/PI 仿真的基础。层叠决定了传输线的特性阻抗、电源平面的谐振频率、以及信号与电源之间的耦合程度。在 SIwave 中层叠设计通过设置每层的厚度、介电常数、铜厚等参数来实现。平面分割是另一个关键步骤。当 PCB 上有多个电源网络时需要在同一层铜皮上分割出不同的电源区域。分割的缝隙会形成槽线如果信号线跨越了分割缝隙回流路径被切断会造成严重的 SI 和 EMI 问题。SIwave 的谐振分析功能可以扫描电源平面的谐振模式帮助判断平面分割是否合理。添加去耦电容后需要重新跑谐振分析和阻抗分析看电容是否把谐振峰值压下去了。仿真之前的参数设置包括频率范围、扫描步长、端口设置等。频率范围一般从 DC 到信号截止频率的 2 到 3 倍扫描步长要足够密以捕捉谐振峰。端口设置决定了激励和负载的位置需要根据实际芯片的引脚位置来定。4.4 布线后仿真的完整流程布线后仿真分为 PI 仿真和 SI 仿真两大块。PI 仿真包括谐振模式分析、阻抗分析、传导干扰分析和电压噪声测量、SSN 仿真。谐振模式分析看电源平面的固有谐振频率退耦电容的作用就是把这些谐振峰压低。阻抗分析看 PDS 阻抗是否低于目标阻抗阻抗和谐振的关系是谐振点处阻抗最高需要电容来拉低。传导干扰分析和电压噪声测量看实际工作条件下电源上的噪声波形及其与谐振的关系。SSN 仿真建议初学者跳过因为它需要设置复杂的芯片模型和激励模式参数多容易出错。DC Voltage Drop 仿真看直流压降确保从电源模块到每个芯片引脚的直流电压在允许范围内。SI 仿真包括信号线参数抽取、TDR、信号完整性与串扰仿真、差分信号参数提取和眼图仿真。信号线参数抽取得到传输线的 RLCG 参数TDR 看阻抗沿线的变化串扰仿真看相邻信号线之间的耦合眼图仿真看信号经过信道后的质量。PCB 的 EMI 设计与控制包括远场辐射分析和频变源加入。远场辐射分析看 PCB 在特定频率下的辐射方向图频变源加入建议初学者跳过因为它需要设置复杂的激励源频谱。5. 避坑指南仿真流程中最容易翻车的五个地方5.1 导入后平面缺失电源网络不连通现象导入 *.asc 文件后Validation Check 报错说某个电源网络不连通或者在图形界面看到平面层有大片空白区域。原因在 PADS 中输出 *.asc 文件之前没有执行 Plane connect 和 Hatch 操作导致平面数据没有完整填充。或者 Save to PCB file 没有选择 All plane data部分平面数据丢失。解决回到 PADS先执行 tools - pour manager 中的 Plane connect 和 Hatch确认所有平面都已填充。然后在 tool - option - Split/Mixed Plane 中确认 Save to PCB file 选择的是 All plane data。重新输出 *.asc 文件后再导入。5.2 版本格式不匹配导致导入失败现象导入时提示格式错误或者导入后图形显示异常走线位置错乱。原因PADS 版本过高输出的 *.asc 文件格式超出了 SIwave 3.5.2 的支持范围。SIwave 3.5.2 只支持到 PADS2005 版本。解决在 PADS 的 Export 对话框中Format 一栏选择 PADS Layout V2005.2 以下的输出格式。如果当前 PADS 版本不支持输出旧格式需要先降版本或者用中间格式转换。5.3 去耦电容放了但阻抗没降下来现象在电源平面上添加了去耦电容但阻抗分析结果显示某些频段的阻抗仍然高于目标阻抗。原因电容的 ESL 太大谐振频率偏低在高频段呈感性反而增加了阻抗。或者多个电容并联后形成了新的谐振点在某些频段出现阻抗峰值。解决检查电容的 ESL 参数选择 ESL 更小的封装。用相同容值的电容阵列代替不同容值的组合避免电容间谐振。在 SIwave 中扫描不同电容配置的阻抗曲线找到最优组合。5.4 信号线跨分割导致回流路径断裂现象SI 仿真中眼图闭合严重串扰仿真显示相邻信号线耦合异常大EMI 辐射分析在特定频率出现峰值。原因信号线跨越了电源平面的分割缝隙回流电流被迫绕行形成大的电流回路增加了电感和辐射。解决调整布线避免信号线跨越分割缝隙。如果无法避免在分割缝隙附近添加缝合电容为回流电流提供低阻抗路径。在 SIwave 中重新跑仿真验证改善效果。5.5 仿真频率范围设置不当导致结果失真现象仿真结果看起来正常但实际测试时发现某些频点的问题没有被捕捉到。原因仿真频率范围设置得太窄没有覆盖信号截止频率的 2 到 3 倍。或者扫描步长太大漏掉了谐振峰。解决根据信号的上升沿计算截止频率 Fknee 0.35 / Trise仿真频率上限至少设为 Fknee 的 2 到 3 倍。扫描步长要足够密一般建议在谐振峰附近加密扫描。在 SIwave 中可以用自适应扫描功能自动在阻抗变化剧烈的频段加密采样。6. 设计取舍仿真精度和计算资源的平衡点在哪里仿真精度和计算资源永远是一对矛盾。网格划分得越细结果越准确但计算时间呈指数增长。SIwave 作为一款基于矩量法的工具在处理大规模 PCB 时需要在精度和速度之间做取舍。常见的实现思路是对于谐振分析和阻抗分析关注的是低频段DC 到几百 MHz网格可以适当粗一些因为低频波长长对几何细节不敏感。对于 SI 仿真和 EMI 辐射分析关注的是高频段GHz 级别网格必须足够细以捕捉走线的边缘效应和过孔的寄生参数。另一个取舍是模型简化程度。完整的 PCB 模型包含所有走线、过孔、铜皮、介质层计算量巨大。实际仿真中通常只保留关键网络和平面其他部分用等效模型代替。比如电源平面可以简化为理想导体加介质层信号走线只保留关注的那几根其他走线用耦合参数代替。我一般会这么理解仿真的目的是指导设计不是替代测试。如果仿真结果能告诉你这个设计有风险或者这个修改方向是对的那就够了。追求和实测完全一致的仿真结果在工程上既不现实也不必要。从那以后我每次跑仿真前都强制走一遍 Validation Check确认模型没问题再开始。仿真参数设置好后先跑一个快速扫描看整体趋势再针对关键频段做精细扫描。希望帮到你。本文还有配套的精品资源点击获取 
长河君 · 2026/10/26 6:51:12 · 阅读 1.2k 高速PCB信号完整性实战：从传输线理论到SIwave仿真避坑指南
简介SIwave中文培训手册.pdf 面向从事高速PCB设计的工程师与初学者系统讲解信号完整性与电源完整性的仿真方法帮助读者应对现代PCB设计中SI/PI与EMI相互耦合的难题。资源包内含1个PDF文件大小约4.66MB内容以中文图文形式编排便于对照软件操作逐步学习。手册从传输线、特性阻抗、反射系数、截止频率、S参数等基础概念讲起延伸至电源完整性定义、同步开关噪声、PDS目标阻抗与去耦电容并梳理SI/PI与EMI的关系。实践部分覆盖PCB前仿真与布线后仿真前者包括数据导入检查、层叠设计、平面分割、去耦电容添加、参数设置与谐振分析后者涵盖谐振模式、阻抗分析、传导干扰、SSN、DCIR压降、信号线参数抽取、TDR、串扰、差分信号与眼图仿真以及远场辐射与频变源等EMI控制内容。目前已有3544人学习适合希望建立完整仿真流程认知并查漏补缺的读者。1. 信号完整性为什么 100MHz 的板子不能再当短路处理一块 PCB 走线在 50Hz 的电源眼里就是一根导线在 100MHz 的数字信号眼里却是一条传输线。这个分界线到底在哪里答案藏在波长和物理尺寸的比例关系里。台灯的电源线长 2 米工作频率 50Hz对应波长 6000 公里导线长度连波长的零头都不到信号瞬间从一端传到另一端根本来不及感受到阻抗变化。但一块便携设备的 PCB 上100MHz 信号的波长是 3 米走线长度到了十几厘米已经和波长的十分之一可比拟这时候信号在走线上传播时每一段都会看到不同的瞬态阻抗反射、振铃、串扰全冒出来了。这就是信号完整性要解决的核心问题当互连的电气尺寸和信号波长可比拟时必须用传输线理论来分析不能再当短路处理。SIwave 这类工具做的事情就是把 PCB 上的铜箔、介质、过孔、平面全部离散成电磁场可计算的模型然后告诉你信号在每一段走线上到底经历了什么。这份中文培训手册的价值在于它没有一上来就堆公式而是从现代 PCB 设计面临的挑战讲起把 SI/PI/EMI 三个问题串成一条线再落到具体的仿真操作流程。下面从底层机制开始拆。2. 传输线与特性阻抗50 欧姆这个数字是怎么定下来的2.1 传输线效应的触发条件传输线不是某种特殊的线而是一种分析模型。当器件物理尺寸或者电气连接的尺寸同信号的波长可以比拟时就需要传输线理论来分析。这里的可比拟通常指走线长度超过波长的十分之一。100MHz 信号的波长在 FR4 介质中大约是 1.5 米考虑介电常数后走线超过 15 厘米就必须按传输线处理。而 50Hz 的电源线波长 6000 公里2 米长的线连波长的三千分之一都不到直接当短路就行。这个判断标准背后的物理直觉是信号在走线上传播需要时间如果传播时间远小于信号变化沿的时间那么整条线上的电压电流可以认为是同时建立的不需要考虑波的传播。一旦传播时间和信号上升沿可比拟信号在走线一端变化时另一端还不知道中间就形成了电压梯度这就是波。2.2 特性阻抗的物理本质特性阻抗是信号沿传输线传播过程中传输线上看到的瞬间阻抗值。注意瞬间这个词——它不是直流电阻而是电磁波在传输线上传播时电场和磁场能量比值的体现。对于均匀传输线特性阻抗由单位长度的电感 L 和电容 C 决定Z0 sqrt(L/C)这个阻抗是传输线本身的物理结构决定的跟信号频率无关在无损情况下跟线长也无关。改变线宽、介质厚度、介电常数都会改变 L 和 C 的比值从而改变特性阻抗。那为什么标准是 50 欧姆这是微波工程发展过程中逐渐形成的折中。射频电缆特性阻抗在 70 多欧姆左右时传输损耗最小在 30 多欧姆时承受功率最大。两者综合选择 50 欧姆同时照顾到两种性能。这个数字后来被测试仪器、连接器、电缆全部沿用成了事实标准。如果外接阻抗同特征阻抗不一致就会产生反射。2.3 反射系数与二次反射当传输线上传播的信号到达某个阻抗不连续的节点时信号会发生反射。反射系数 Γ 定义为反射电压与入射电压的比值Γ (ZL - Z0) / (ZL Z0)当负载阻抗大于输入阻抗Γ 0反射信号与入射信号同向叠加当负载阻抗小于输入阻抗Γ 0反射信号与入射信号反向相减。传输线的阻抗不连续不仅发生在终端当反射信号传播到源端后同样也会由于源端阻抗不匹配产生二次反射最终信号经过多次反射后归于稳定。这个机制解释了一个常见现象为什么时钟信号过冲和下冲总是成对出现。源端和负载端之间的多次反射在示波器上表现为振铃。常见的做法是在源端串联一个电阻让源端阻抗加上串联电阻等于传输线特性阻抗这样反射波回到源端时被完全吸收不再产生二次反射。2.4 截止频率信号能量到底集中在哪对于一个周期性的数字信号高次谐波分量随频率升高而下降。定义截止频率为Fknee 0.35 / Trise信号的主要高次谐波分量即能量集中在 Fknee 以内。所以通常考察信号、信道的特性时关注的是截止频率以内的部分截止频率之外由于信号能量很弱可以忽略不计。从 Fknee 与 Trise 的关系可以看出信号的截止频率与它的周期没有直接关系。Trise 越小信号变化沿越快Fknee 越高Trise 越大信号变化沿越慢Fknee 越低。这意味着一个 10MHz 的时钟如果上升沿是 100ps它的截止频率高达 3.5GHzPCB 上所有超过 3.5GHz 的寄生效应都会影响它。很多工程师只盯着时钟频率忽略了上升沿才是决定信号高频含量的关键参数这是血泪教训。2.5 S 参数为什么高频网络不用 Z 参数S 参数是描述高频网络特性的参数原理同电路理论里的 Z 参数、Y 参数类似。但 Z 和 Y 参数的测量存在开路短路情况不适合高频情况下应用。高频下开路会形成天线效应短路会引入寄生电感测量结果完全失真。S 参数基于入射波和反射波的比例关系测量时端口接匹配负载不会出现开路短路所以适合高频应用。对于常见两端口互联结构可以定义四个 S 参数。其中 S11 和 S22 称为回波损耗反映了信号在传输线网络上的反射状况S21 和 S12 称为插入损耗反映了信号通过传输线网络的能力。在 SIwave 中提取 S 参数后可以直接看到某个频段内信号衰减了多少 dB反射了多少 dB这是判断信道质量最直接的依据。3. 电源完整性目标阻抗和去耦电容的谐振机制3.1 PDS 阻抗与目标阻抗的计算逻辑电源从电源模块出发一般会经过电路板、封装和芯片内部的互联最后传递给晶体管。这是一个分层的电源网络称为电源供给系统PDS。电源完整性分析的核心内容就是怎样设计整个电源供给网络或者其中的一部分使得电源地网络产生的噪声最小。PDS 的阻抗定义为从芯片这一端看整个电源供给系统的阻抗。PDS 的设计目标就是降低整个网络的阻抗从而减少电源地网络的噪声。目标阻抗考察的是无源的电源地网络设计定义为Ztarget (允许的电压波动) / (通过的电流)比如一个 3.3 伏的电源平面如果允许的电压波动是 5%通过的电流是 2 安培那目标阻抗是 82.5 毫欧。也就是整个 PDS 系统的阻抗小于 82.5 毫欧这个系统的电源完整性就没有问题即波动小于 5%。当然实际的运算过程并没有这么简单因为电流值并不是恒定不变而是频率相关所以目标阻抗也是一个频率相关的值。常见的实现思路是在低频段VRM 的反馈环路能维持电压稳定目标阻抗可以放宽在中频段去耦电容负责提供瞬态电流目标阻抗由电容网络决定在高频段封装和芯片内部的电容起主要作用。SIwave 的阻抗分析功能就是扫描整个频段看 PDS 阻抗是否在所有频点都低于目标阻抗曲线。3.2 去耦电容的谐振特性由于寄生参数的作用一个非理想的电容通常等效为 ESL ESR C 的串联网络从而构成了一个串联谐振电路。其谐振频率为Fres 1 / (2 * pi * sqrt(ESL * C))在谐振频率以下电容呈容性阻抗随频率升高而降低在谐振频率处阻抗达到最小值等于 ESR在谐振频率以上电容呈感性阻抗随频率升高而增加。这意味着一个电容只在谐振频率附近才能有效降低电源噪声超出这个范围后它反而变成了一个电感帮不上忙。当 C 和 ESR 固定时不同的 ESL 对应了不同的谐振频率。ESL 越大谐振频率越低电容在高频段的去耦效果越差。而当 C 和 ESL 固定时不同的 ESR 对应的谐振频率点是相同的所改变的仅仅是谐振点处阻抗的大小。ESR 越小谐振点处阻抗越低去耦效果越好。这解释了为什么电源平面上要放不同容值的电容大电容谐振频率低负责低频段小电容谐振频率高负责高频段。但实际中多个电容并联后电容之间的 ESL 会形成新的谐振点在某些频段反而出现阻抗峰值。常见的做法是用相同容值的电容阵列来避免这个问题或者用仿真工具扫描整个 PDS 阻抗曲线来验证。3.3 同步开关噪声的生成机制当芯片的多个 I/O 口同时同向翻转比如从 1 到 0 的时候多个 I/O 的 buffer 同时消耗的电流叠加在电源和地的 PIN 脚上产生一个较大的电流。这个变化的电流在封装和 PIN 脚的寄生电感 L 上会形成一个噪声电压dV L * dI/dt这就是同步开关噪声SSN。它的本质是寄生电感对电流变化的抵抗。I/O 翻转速度越快dI/dt 越大噪声电压越高。芯片引脚越多同时翻转的 I/O 越多叠加电流越大噪声也越大。这个机制解释了为什么 BGA 封装中电源和地引脚要尽量靠近、尽量多。靠近可以减小电流回路面积从而减小寄生电感多引脚并联可以降低等效电感。SIwave 的 SSN 仿真功能就是模拟多个 I/O 同时翻转时电源地网络上的噪声波形帮助判断是否需要增加去耦电容或调整引脚分配。3.4 SI/PI 与 EMI 的耦合关系在高性能的 PCB 设计中SI/PI 和 EMI 这三个方面是密切联系、相互影响的。高速信号的跳变沿所携带的高频分量更容易引发高频的 EMI 辐射高速信号由于过孔换层或跨分割除了造成阻抗不连续也会引起电源和地平面上信号回流路径不理想造成电源完整性问题。PCB 电源或地平面本身固有的谐振模式被激发也会引起信号 S 参数的变化进而引起信号完整性问题电源和地上的噪声引起的共模辐射也会带来严重的 EMI 辐射EMI 的传导和辐射干扰同样也会造成电子系统的电源波动或信号恶化产生 SI/PI 问题。阻抗不连续引起的 SI 和 PI 问题紧密相关电源平面的谐振频点和 EMI 辐射峰值频率相对应。这意味着解决 SI 问题时如果只盯着信号线忽略了电源平面的影响很可能按下葫芦浮起瓢。PCB 设计过程中同时针对这三个方面进行考察和控制是高性能 PCB 系统仿真和设计的必然趋势。4. 从导入到仿真SIwave 的数据流和检查机制4.1 PCB 数据导入的预处理步骤Ansoft 提供了与当前业界主流的 PCB Layout 工具如 Allegro、Board Station、PADS、Expedition、Zuken 等之间方便快捷的接口。以 PADS 为例导入 SIwave 的过程需要先在 PADS 中输出 *.asc 文件。在输出之前首先要在菜单的 tools - pour manager 中进行 Plane connect 和 Hatch 的操作。这一步的目的是把平面层的数据完整地填充和连接否则导入 SIwave 后平面会缺失导致电源网络不完整。接下来需要在 tool - option - Split/Mixed Plane 设置中对 Save to PCB file 一栏选择 All plane data 选项。这个设置确保所有平面数据都被写入输出文件。设置好此项后运行 File - Export选择 *.asc 文件的路径和名称。由于目前的 SIwave 3.5.2 版本只支持到 PADS2005 版本所以对于 PADS2007 以上版本在 Format 一栏要选择 PADS Layout V2005.2 以下的输出格式。在 Units 一栏选择 Current然后点击 OK输出 *.asc 文件。在 SIwave 中点击菜单 File - Import - Mentor PADS Design选择好 *.asc 文件后在自动跳出的对话框中为即将生成的 *.anf 文件设定名称和路径然后进行导入。导入完成后点击菜单 Edit - Validation Check 进行检查。4.2 Validation Check 到底在检查什么Validation Check 是 SIwave 仿真流程中最关键的一步它检查的内容包括平面是否完整、网络连接是否正确、是否有孤立的铜皮、过孔是否穿透了不该穿透的平面、介质层厚度是否合理等。常见的实现思路是工具会遍历所有网络检查每个网络的连通性如果发现某个电源网络被分割成多个不连通的部分就会报错。同时检查平面层的完整性如果平面被走线切割成狭长的条状会影响回流路径也会给出警告。还会检查过孔与平面的连接关系如果信号过孔穿过了电源平面但没有反焊盘隔离会造成短路。这一步翻车的代价很高。如果跳过 Validation Check 直接跑仿真可能得到完全错误的结果而且很难排查是模型问题还是设置问题。我一般会这么理解Validation Check 相当于仿真前的体检花几分钟跑一遍比后面花几小时排查错误结果划算得多。4.3 层叠设计与平面分割的仿真验证预布局阶段的层叠设计是 SI/PI 仿真的基础。层叠决定了传输线的特性阻抗、电源平面的谐振频率、以及信号与电源之间的耦合程度。在 SIwave 中层叠设计通过设置每层的厚度、介电常数、铜厚等参数来实现。平面分割是另一个关键步骤。当 PCB 上有多个电源网络时需要在同一层铜皮上分割出不同的电源区域。分割的缝隙会形成槽线如果信号线跨越了分割缝隙回流路径被切断会造成严重的 SI 和 EMI 问题。SIwave 的谐振分析功能可以扫描电源平面的谐振模式帮助判断平面分割是否合理。添加去耦电容后需要重新跑谐振分析和阻抗分析看电容是否把谐振峰值压下去了。仿真之前的参数设置包括频率范围、扫描步长、端口设置等。频率范围一般从 DC 到信号截止频率的 2 到 3 倍扫描步长要足够密以捕捉谐振峰。端口设置决定了激励和负载的位置需要根据实际芯片的引脚位置来定。4.4 布线后仿真的完整流程布线后仿真分为 PI 仿真和 SI 仿真两大块。PI 仿真包括谐振模式分析、阻抗分析、传导干扰分析和电压噪声测量、SSN 仿真。谐振模式分析看电源平面的固有谐振频率退耦电容的作用就是把这些谐振峰压低。阻抗分析看 PDS 阻抗是否低于目标阻抗阻抗和谐振的关系是谐振点处阻抗最高需要电容来拉低。传导干扰分析和电压噪声测量看实际工作条件下电源上的噪声波形及其与谐振的关系。SSN 仿真建议初学者跳过因为它需要设置复杂的芯片模型和激励模式参数多容易出错。DC Voltage Drop 仿真看直流压降确保从电源模块到每个芯片引脚的直流电压在允许范围内。SI 仿真包括信号线参数抽取、TDR、信号完整性与串扰仿真、差分信号参数提取和眼图仿真。信号线参数抽取得到传输线的 RLCG 参数TDR 看阻抗沿线的变化串扰仿真看相邻信号线之间的耦合眼图仿真看信号经过信道后的质量。PCB 的 EMI 设计与控制包括远场辐射分析和频变源加入。远场辐射分析看 PCB 在特定频率下的辐射方向图频变源加入建议初学者跳过因为它需要设置复杂的激励源频谱。5. 避坑指南仿真流程中最容易翻车的五个地方5.1 导入后平面缺失电源网络不连通现象导入 *.asc 文件后Validation Check 报错说某个电源网络不连通或者在图形界面看到平面层有大片空白区域。原因在 PADS 中输出 *.asc 文件之前没有执行 Plane connect 和 Hatch 操作导致平面数据没有完整填充。或者 Save to PCB file 没有选择 All plane data部分平面数据丢失。解决回到 PADS先执行 tools - pour manager 中的 Plane connect 和 Hatch确认所有平面都已填充。然后在 tool - option - Split/Mixed Plane 中确认 Save to PCB file 选择的是 All plane data。重新输出 *.asc 文件后再导入。5.2 版本格式不匹配导致导入失败现象导入时提示格式错误或者导入后图形显示异常走线位置错乱。原因PADS 版本过高输出的 *.asc 文件格式超出了 SIwave 3.5.2 的支持范围。SIwave 3.5.2 只支持到 PADS2005 版本。解决在 PADS 的 Export 对话框中Format 一栏选择 PADS Layout V2005.2 以下的输出格式。如果当前 PADS 版本不支持输出旧格式需要先降版本或者用中间格式转换。5.3 去耦电容放了但阻抗没降下来现象在电源平面上添加了去耦电容但阻抗分析结果显示某些频段的阻抗仍然高于目标阻抗。原因电容的 ESL 太大谐振频率偏低在高频段呈感性反而增加了阻抗。或者多个电容并联后形成了新的谐振点在某些频段出现阻抗峰值。解决检查电容的 ESL 参数选择 ESL 更小的封装。用相同容值的电容阵列代替不同容值的组合避免电容间谐振。在 SIwave 中扫描不同电容配置的阻抗曲线找到最优组合。5.4 信号线跨分割导致回流路径断裂现象SI 仿真中眼图闭合严重串扰仿真显示相邻信号线耦合异常大EMI 辐射分析在特定频率出现峰值。原因信号线跨越了电源平面的分割缝隙回流电流被迫绕行形成大的电流回路增加了电感和辐射。解决调整布线避免信号线跨越分割缝隙。如果无法避免在分割缝隙附近添加缝合电容为回流电流提供低阻抗路径。在 SIwave 中重新跑仿真验证改善效果。5.5 仿真频率范围设置不当导致结果失真现象仿真结果看起来正常但实际测试时发现某些频点的问题没有被捕捉到。原因仿真频率范围设置得太窄没有覆盖信号截止频率的 2 到 3 倍。或者扫描步长太大漏掉了谐振峰。解决根据信号的上升沿计算截止频率 Fknee 0.35 / Trise仿真频率上限至少设为 Fknee 的 2 到 3 倍。扫描步长要足够密一般建议在谐振峰附近加密扫描。在 SIwave 中可以用自适应扫描功能自动在阻抗变化剧烈的频段加密采样。6. 设计取舍仿真精度和计算资源的平衡点在哪里仿真精度和计算资源永远是一对矛盾。网格划分得越细结果越准确但计算时间呈指数增长。SIwave 作为一款基于矩量法的工具在处理大规模 PCB 时需要在精度和速度之间做取舍。常见的实现思路是对于谐振分析和阻抗分析关注的是低频段DC 到几百 MHz网格可以适当粗一些因为低频波长长对几何细节不敏感。对于 SI 仿真和 EMI 辐射分析关注的是高频段GHz 级别网格必须足够细以捕捉走线的边缘效应和过孔的寄生参数。另一个取舍是模型简化程度。完整的 PCB 模型包含所有走线、过孔、铜皮、介质层计算量巨大。实际仿真中通常只保留关键网络和平面其他部分用等效模型代替。比如电源平面可以简化为理想导体加介质层信号走线只保留关注的那几根其他走线用耦合参数代替。我一般会这么理解仿真的目的是指导设计不是替代测试。如果仿真结果能告诉你这个设计有风险或者这个修改方向是对的那就够了。追求和实测完全一致的仿真结果在工程上既不现实也不必要。从那以后我每次跑仿真前都强制走一遍 Validation Check确认模型没问题再开始。仿真参数设置好后先跑一个快速扫描看整体趋势再针对关键频段做精细扫描。希望帮到你。本文还有配套的精品资源点击获取