1. 从算法到硬件FIR滤波器为什么是FPGA入门的必修课我接触FPGA开发很多年了回想起来真正让我把数字信号处理、Verilog语法和Quartus工具链打通的项目就是一个FIR滤波器的设计仿真。这个项目看起来简单——无非是把一组系数和输入信号做乘累加但真正做下来你会发现它像一根线把采样定理、量化误差、时序收敛、仿真验证这些零散的知识点全部串起来了。FIR滤波器全称是有限冲激响应滤波器它的核心运算就是那句几乎所有教材都会写的话y[n] b0x[n] b1x[n-1] ... bN*x[n-N]。说白了输出是当前输入和前N个历史输入的加权和。权重就是滤波器系数。为什么FIR在FPGA领域地位这么高最根本的原因有两个一是它是线性相位的也就是说信号经过滤波器后各频率分量的相对时延一致波形形状不畸变二是它天生是稳定的因为没有反馈环路不管系数怎么量化、输入信号怎么样输出都不可能发散。这两点在通信系统、音频处理、雷达信号处理里面都是硬指标。适合谁来学这个项目我觉得是两类人。一类是刚开始学FPGA、已经掌握了基础Verilog语法但总觉得知识散成一地的同学FIR滤波器能让你把always块、乘法器、FIFO的时序关系真正揉在一起用另一类是做信号处理算法验证的工程师你可能在MATLAB里把滤波器的频率响应仿真得很漂亮但需要知道怎么把浮点系数变成FPGA里跑的定点数逻辑这个项目就是最好的桥梁。我在做这个项目之前也想过——直接调用Quartus自带的FIR IP核不就行了为什么还要自己写RTL答案是IP核是黑盒子你设置了参数点一下Generate出来的东西你完全不知道里面长什么样。一旦仿真结果不对你连排查的头绪都没有。而自己动手搭一遍即使最终产品里用的是IP核你对内部的流水结构、系数存储、截位策略有了直觉遇到问题才知道从哪里下手。这也是为什么这个项目至今仍是很多硬件工程师面试的常客——它考的就是你有没有真正理解从算法到硬件的这条转化路径。2. 设计启动前必须想清楚的四件事2.1 先定指标再说实现采样率和截止频率怎么选很多人一上来就打开Quartus开始写代码这是一个非常典型的错误。硬件设计和写软件不一样软件可以迭代着改硬件每一个参数都牵一发动全身。FIR设计的第一步永远是先明确系统指标其中最重要的两个是采样率Fs和截止频率Fc。比如我做这个项目时定的采样率是50MHz这是一个很常见的数字中频采样率。在这个采样率下按照奈奎斯特定理信号能够无失真表示的最高频率是25MHz。我做的是一个低通滤波器打算用来从混频信号中提取3MHz的基带分量同时抑制掉镜像频率和带外噪声所以截止频率就定在5MHz左右过渡带从5MHz到8MHz。这个选择不是随便拍的它决定了一个关键参数——滤波器阶数。滤波器阶数和过渡带宽度直接相关。过渡带越窄需要的阶数就越高。工程上有一个经验估算公式N ≈ (Fs / ΔF) * (δ1δ2相关的常数)。拿我这个例子来说采样率50MHz过渡带3MHz那么N大约在40到80之间。阶数又不完全等于抽头数抽头数阶数1。也就是说我需要准备几十个滤波器系数这对存储资源和乘法器资源的占用都是实打实的。2.2 浮点系数到定点数一个让无数人翻车的量化过程MATLAB计算出来的FIR系数是浮点数比如0.004823、-0.012345这样的值。但FPGA内部做不了浮点乘法——即便现在的DSP slice能支持浮点成本和功耗都远高于定点运算。所以你必须把浮点系数转换成定点数这个过程叫量化。量化最核心的问题是位宽选择。系数位宽直接决定了滤波器的频率响应质量。位宽太小系数量化误差大滤波器的阻带衰减能力就会明显下降位宽太大乘法器的资源占用成倍增加时序收敛也变得更困难。我自己的经验是FIR滤波器系数位宽至少用16位低于这个数字你会看到通带纹波和阻带泄漏明显恶化。这里有一个很重要的细节系数是带符号的所以16位定点数实际表示范围是[-32768, 32767]对应浮点范围[-1, 1)区域内的一个精度为2^-15的定点映射。比如浮点系数0.5转成16位定点数就是16384转成二进制就是0100_0000_0000_0000。负数的表示则要按二进制补码来理解比如浮点系数-0.5对应的定点数就是1000_0000_0000_0000这是16位下的0x8000。我当时犯过一个特别初级的错误把系数取了绝对值来量化然后在乘法器外面加符号判断逻辑。这在数学上等价于把符号位单独拎出来但带来的问题是额外逻辑延迟和可读性下降。后来才意识到Verilog/SYSTEMVERILOG里reg signed声明加上$signed转换函数可以直接处理有符号数乘法根本不需要手工拆符号位。这段经历让我明白了——写硬件代码和写软件不一样不要试图用软件思维去绕开硬件天生的数值表示方式。2.3 确定滤波器结构直接型还是转置型确定了系数之后紧接着就要选实现结构。FIR滤波器的标准结构有两种直接型和转置型。直接型的思路很直观输入信号经过一串延迟寄存器也就是移位寄存器链每一级的输出和对应系数相乘最后累加。这种结构的问题在于累加器在一拍之内要完成所有乘积的求和几十个乘法器的结果压到一个加法器上逻辑级数过长时序很容易违例。转置型则反过来了每个乘法器的结果在各自的流水级里相加信号沿着乘法器阵列传播每一级只做一个乘加操作。这种结构的优点非常明显——工作频率更高因为关键路径变短了缺点是需要更多寄存器资源而且各条路径的延迟天然对齐不需要额外补偿。对于采样率50MHz这种级别的设计直接型其实也能收时序但如果你后期要把采样率做到200MHz以上转置型几乎就是必然选择。我做这个项目时先用的直接型仿真测了一下最大时钟频率大概能到130MHz左右换成转置型后直接上到200MHz以上差距非常直观。建议初学者两个结构都实现一遍对比一下资源报告和时序报告这个经验比看十篇教程都有价值。2.4 输入和输出的位宽规划别在最后一公里截位截出问题这个环节是最容易被忽视的也是后期排查问题时的重灾区。FIR滤波器的乘累加过程是逐级位宽扩展的。16位输入乘以16位系数结果是32位N级累加位宽还要再增加log2(N)位。举个例子64抽头的滤波器累加器位宽理论上需要1616638位。如果直接把所有位都保留对后级模块来说资源开销太大但如果截位策略不合理滤波器输出信噪比会大打折扣。我的做法是IP集成时先保留完整累加位宽在最终输出端口统一截位。截位的时候不能简单粗暴地丢弃低位要考虑定点小数位的位置对齐。我当时输入数据的小数位定在Q15格式系数是Q15格式乘出来是Q30格式累加后还是Q30格式最后输出要回到Q15格式就需要舍去低15位。这里注意不要用简单的截断最好用四舍五入或者带符号饱和截位不然直流偏置和近端噪声会给你找麻烦。3. 手写RTL还是调用IP核我的选择和建议很多初学者会纠结这个问题既然Quartus自带了FIR Compiler IP核还把参数配置界面做得那么友好为什么还要自己写RTL我的回答是两个都要做但顺序有讲究。第一遍做项目强烈建议手写RTL实现一个简单的FIR滤波器。理由很简单IP核把你和硬件的细节隔离开了你无法理解系数到底存到了哪里、乘法器是如何复用的、流水线在哪里插入了寄存器。举个例子你去观察IP核生成的网表会发现它自动采用了多相分解结构把一组乘累加拆成了多相并联的形式这是为了降低时钟速率、提高吞吐率。如果你想不明白这个结构为什么能工作后面做高速率、高吞吐率的系统就会遇到认知瓶颈。第二遍做项目或者要交付产品级的方案那就用IP核。IP核经过充分验证时序优化到位还自带流水线控制信号和数据有效标志。你如果自己做这些握手逻辑很难做到和IP核同样的健壮性。典型的例子是IP核的sink_valid和sink_ready握手协议在数据流断续输入的时候这套协议防止了数据丢失和覆盖自己手写容易漏掉边界情况。我最终的项目选择是先用Verilog手写了一个32阶低通FIR滤波器跑通了完整的仿真和板级验证然后又用Quartus的FIR Compiler IP核生成了一版128阶的高阶滤波器。两个版本做对比测试从频率响应、资源占用、最大工作频率三个维度去评估差异。这样既锻炼了底层理解又掌握了工具链的正确用法。4. 用MATLAB算系数设计过程实录4.1 设计指标与fir1函数调用前面我提到采样率50MHz、通带截止频率5MHz、过渡带到8MHz。现在我在MATLAB里用这些参数来设计系数。fs 50e6; % 采样率 50MHz fc 5e6; % 通带截止频率 5MHz fb 8e6; % 阻带起始频率 8MHz % 归一化频率 Wn fc / (fs/2); % 通带截止归一化频率 % 设计32阶FIR低通滤波器等价于33个抽头 b fir1(32, Wn, low);这里为什么选择32阶而不是50阶或100阶除了过渡带要求之外还要考虑一个我们项目里实际存在的限制FPGA开发板上的乘法器资源只有有限的几十个DSP单元。32阶滤波器需要33个乘法器如果直接实现或者可以通过时分复用减少到十几个这在资源受限的小规模FPGA上是理性的选择。如果需要更精准的过渡带控制可以改用fir2函数它能设置任意形状的幅频响应。比如你先设计一个理想的幅频向量再用fir2去逼近效果会比fir1更灵活。但fir1对于标准低通设计来说已经足够毕竟是经典窗口法误差可控。4.2 系数定点量化代码这是我项目里比较关键的一段代码用来把浮点系数转成16位有符号定点数。% 量化到16位有符号数 num_taps length(b); b_scaled round(b * 32768); % 映射到[-32768, 32767] b_scaled(b_scaled 32767) 32767; b_scaled(b_scaled -32768) -32768;注意这里有一个非常关键的细节32768等于2的15次方也就是Q15格式下定点数1.0对应的表示。浮点系数0.5乘以32768后是16384这就是前面提到的映射关系。如果你用的位宽是18位那就乘以262144即2的18-1次方。这个乘法因子由系数量化位宽决定和输入数据的量化位宽要独立分开考虑。4.3 用FDATool检查量化后的频率响应量化之后一定要回来看频率响应。MATLAB的FDATool界面非常直观左侧面板设置响应类型、滤波器阶数、截止频率右侧实时显示幅频响应。更关键的是你可以把量化后的系数导回来对比量化前后的幅频曲线。我实测的情况是16位量化下通带纹波从浮点的0.1dB恶化到了0.3dB左右阻带衰减从浮点的60dB降到了大概50dB。如果你只简单看频响曲线觉得还行但做板级测试时会发现带外抑制不佳。这是量化误差的典型表现基本没有绕过去的办法只能通过增加系数位宽来改善。在这个环节还有一件事值得做把系数按C语言数组或者Verilog语法导出。MATLAB命令窗口里用fprintf生成Verilog格式的系数文件避免手工一个一个敲进去。这样的源文件处理方式既不容易出错也方便后续参数化修改。5. Quartus工程配置要点5.1 新建工程时容易忽略的设置在Quartus里新建工程时有几个细节直接影响后面的设计体验。设备型号选择要和板卡对应是自己小项目就用Cyclone系列如果是通信板卡常用Arria或Stratix系列。工程名称尽量不要用中文也不要用空格不然综合工具在一些脚本流程里会报奇怪的路径错误。这个我踩过坑工程路径里带个中文目录名在跑Timing Analyzer的时候报了一堆找不到文件的错误最后只能全部改成英文路径重建工程。在Design Templates选择上直接跳过我们用HDL文件作为顶层入口不采用工程向导生成的BDF图形文件。图形文件不是不能用但对于版本管理来说相当不友好几乎没法做diff级别的代码审查。用HDL作为顶层设计配合git做版本管理是团队协作的推荐做法。5.2 书写RTL代码的几个关键规范下面是我的FIR滤波器核心代码采用转置结构16位输入输出。module fir_lowpass #( parameter DATA_WIDTH 16, parameter COEF_WIDTH 16, parameter TAP_NUM 33 )( input wire clk, input wire rst_n, input wire valid_in, input wire [DATA_WIDTH-1:0] data_in, output reg valid_out, output wire [DATA_WIDTH-1:0] data_out ); // 系数存储 reg [COEF_WIDTH-1:0] coef [0:TAP_NUM-1]; // 此处省略系数初始化的initial块或读取.mif文件逻辑 // 转置结构每级乘加 reg [DATA_WIDTHCOEF_WIDTH5:0] acc_pipe [0:TAP_NUM-1]; integer i; always (posedge clk or negedge rst_n) begin if (!rst_n) begin for (i 0; i TAP_NUM; i i 1) begin acc_pipe[i] 0; end valid_out 1b0; end else begin // 第一级输入乘以最后一个系数 acc_pipe[0] $signed(data_in) * $signed(coef[TAP_NUM-1]); // 中间级上一级结果 输入乘以对应系数 for (i 1; i TAP_NUM; i i 1) begin acc_pipe[i] acc_pipe[i-1] $signed(data_in) * $signed(coef[TAP_NUM-1-i]); end valid_out valid_in; end end // 输出截位累计位宽后取高16位带符号饱和 assign data_out saturate(acc_pipe[TAP_NUM-1]); endmodule上面的代码有两个地方需要特别说明。第一第5级的位宽我写了DATA_WIDTHCOEF_WIDTH5实际上因为乘数是两个16位数乘积是32位33级累加需要额外ceil(log2(33))6位所以准确位宽应该是38位也就是16166。代码里写作5是因为我把累加器的最大值留了一些余量如果输入信号满幅有正负总会留出符号位。这是一个经验习惯不影响逻辑正确性但建议读者自己在注释里写清楚。第二输出截位用了saturate函数。这个函数不能直接综合需要你用自己的逻辑实现饱和保护如果累加结果超出可表示范围就钳位到最大值或最小值而不是直接截断导致异常翻转。实现方式不复杂就是比较高位段的值是0还是全1然后用选择器在两个边界值之间切换。5.3 顶层模块和Testbench设计写Testbench往往比写RTL本身更考验功力。一个好的测试平台至少要覆盖稳态响应和瞬态响应两类场景。稳态场景我用了两个正弦波叠加的信号作为输入一个3MHz、幅度为0.8的正弦波期望通过一个9MHz、幅度为0.4的正弦波期望被抑制。这两个频率分别落在通带和阻带内如果滤波有效输出幅度应该只有0.8左右。瞬态场景我测试了输入信号从0突然跳变到固定值观察输出是否有过冲或振铃也就是滤波器的阶跃响应。测试代码的框架可以这样搭建timescale 1ns/1ps module tb_fir_lowpass; reg clk; reg rst_n; reg valid_in; reg [15:0] data_in; wire [15:0] data_out; wire valid_out; fir_lowpass uut (...); // 时钟50MHz initial clk 0; always #10 clk ~clk; // 输入激励 initial begin rst_n 0; valid_in 0; data_in 0; #100; rst_n 1; // 在这里用for循环产生正弦波样本叠加两个频率分量 // 将浮点正弦值扩大到16位定点范围 end // 写输出数据到文本文件用于MATLAB后处理 initial begin $fopen(sim_output.txt, w); // 在always块中按valid_out有效时写入数据 end endmodule上面的testbench框架关键点是输出数据如何落盘。用$fwrite和$fclose把滤波输出保存成文本然后导入MATLAB用spectrum函数或fft函数做频谱分析这样的闭环验证流程非常顺手。如果不喜欢文本落盘也可以用ModelSim的波形窗口直接看波形但文本落盘能够做量化分析比如计算输出信号的SNR这是肉眼查看波形做不到的。6. ModelSim仿真全流程从波形到频谱6.1 建立ModelSim工程和编译顺序在Quartus里面写完了RTL和Testbench下一步就是仿真验证。Quartus与ModelSim的联调有两种常见做法。一种是在Quartus里直接调用EDA仿真工具Tools - Options - EDA Tool Options里指定ModelSim安装路径然后Assignment - Settings - EDA Tool Settings - Simulation里设置为ModelSim。这样Quartus会自动把你工程里的RTL文件收集起来生成仿真脚本。另一种做法是直接打开ModelSim手动新建工程依次编译RTL文件和testbench。我推荐这种方式因为它的流程透明可控。编译顺序注意先编译RTL源文件再编译testbench如果使用了IP核要找到IP核生成的仿真模型文件一并加进来否则仿真会报找不到模块的错误。6.2 运行仿真并采集输出数据在ModelSim命令窗口或者在.do脚本里运行方式如下vlib work vlog ../rtl/fir_lowpass.v vlog ../sim/tb_fir_lowpass.v vsim -voptargsacc work.tb_fir_lowpass add wave -position end sim:/tb_fir_lowpass/* run 200usrun 200us对应多少个输入样本采样率50MHz200微秒就是10000个样本点这个数量足够算出稳定的频谱了。波形窗口里你能直观看到滤波前输入信号和滤波后输出信号。我在第一次跑这个仿真时输入混杂着3MHz和9MHz正弦波看到输出波形明显平滑干净虽然幅度略有衰减但高频毛刺几乎不可见了。那一刻你就会觉得前面熬夜算系数、扣位宽都是值得的。但波形只是视觉上的确认真正有说服力的验证是把输出数据做FFT分析。把数据导入MATLAB后对输出序列做8192点FFT加窗减少频谱泄漏画出频谱图。你会看到3MHz处有一个明显的峰值9MHz处的能量比输入低了超过50dB这个结果就能和MATLAB设计时的幅频响应曲线对应起来。6.3 观察中间节点排查时序和握手问题仿真时除了观察最终的data_out我更建议大家把每一级流水线的中间节点也拉出来看。比如acc_pipe[0]、acc_pipe[5]、acc_pipe[16]看看各级的数值增长是否符合理论预期是否有溢出或者符号位异常。我遇到过一个问题——输入数据在valid_in有效时变化但我把valid_out单纯打了一拍导致输出端vaild_out和数据不同步。如果后端模块在valid_out有效时去采样data_out采到的却还是上一拍的旧值那么系统就会出现一个时钟周期的偏移。这个问题在仿真波形里非常隐蔽数据看起来连续但协议上已经错了。排查的办法是看valid_out和data_out在同一时刻对齐而不是经过一拍对齐。6.4 辅助工具利用SignalTap逻辑分析仪做板级对比仿真做完了不能只停留在软件层面。如果手头有FPGA开发板还有一步值得做——板级验证。Quartus的SignalTap II逻辑分析仪可以直接把内部信号抓出来实时显示在电脑上。你可以把激励源从仿真testbench换成板上的信号发生器或者ADC采样的数据用SignalTap观测data_out。SignalTap的用法不难在工程里添加.sdc文件指定时钟在.qsf里声明stp文件确定要抓取信号的触发条件和深度。唯一的忠告是抓取信号会占用寄存器资源深度太大会影响时序收敛最好只抓关键节点抓深度4096到8192基本够分析用。板级测试中出现最多的问题是线缆噪声耦合做FFT会有底噪抬高但主要是验证功能正确性不是精测指标所以可接受。7. 资源占用与性能评估一份真实的对比数据做FPGA设计不能只看功能对不对资源和时序是两个硬指标。我分别实现了直接型和转置型两种结构在同样的Quartus工程下编译结果很有意思。滤波器结构逻辑单元(LE)DSP乘法器最大时钟频率输入输出位宽直接型 32阶93233136MHz16bit/16bit转置型 32阶124633208MHz16bit/16bitIP核 128阶221864245MHz16bit/16bit转置型多消耗了大概30%的寄存器资源换来了接近50%的性能提升这是典型的以面积换速度思路。在FPGA领域这种取舍非常常见了解它比死记结论重要得多。128阶IP核的DSP用到了64个是我手写32阶的两倍这还不算IP核内部可能采用半并行结构对乘法器做了时分复用。纯乘法器资源不一定线性增加因为IP核会分析系数的对称性利用线性相位FIR系数的对称性减半乘法器数量。如果系数完全对称理论上128阶只需要64个乘法器而不是128个。所以你在对比资源占用时先做一个数学上的预估再去看综合报告会更有底。时序部分重点看Quartus编译后的Timing Analyzer报告。最高时钟频率如果达不到预期优先处理关键路径。通常FIR滤波器关键路径在最后一级的累加和截位逻辑上优化手段包括在累加树中间插流水寄存器、把截位逻辑从关键路径上移除打一拍再截位。8. 仿真和实现中的常见陷阱与排查技巧8.1 仿真波形正确但板级测试异常先查位对齐这个场景特别典型ModelSim里面波形完美SPI输出到上位机以后串口打印的数乱七八糟。很多人第一反应是代码有问题但排查到最后发现是数据位宽映射错了。FPGA内部16位定点数输出后上位机软件端如果按无符号整型解析负数看起来就是巨大的正数而正数的结果解析出来却正常。这时你需要确认上位机解析格式是否是补码有符号数。我建议调试时在FPGA里同时输出原始采集数据和滤波后数据每包数据都用帧头数据校验的格式这样即使数据本身异常也能判断是链路问题还是滤波算法问题。8.2 仿真超时或者输出恒定值检查时钟和复位ModelSim里跑仿真如果波形一直不变最大可能不是逻辑写错了而是时钟没翻转或者复位没释放。testbench里忘记写always #10 clk ~clk;是新手最容易犯的错别忘了时钟生成器。还有一种情况时复位释放了但rst_n设计成了异步复位同步释放testbench里异步复位和时钟上升沿碰在一起造成亚稳态波形某几拍出现不定值。建议统一使用异步复位、同步释放的复位电路RTL里两个ff链打两拍再送到各模块复位端。8.3 量化过饱和导致的信号畸形前面提到饱和截位很多人图简单直接用截断逻辑——只取高16位丢弃低15位。在输入信号幅度较小的时候问题不明显一旦信号接近满幅截断会引入可观的谐波失真。用ModelSim可以验证给一个满幅sin波看输出的FFT你会发现二次谐波和三次谐波分量明显抬高。饱和截位虽然也会失真但它的失真主要是削顶表现出的谐波集中在奇次谐波从听觉上或者从后续算法来看比截断要容易接受得多。我强烈建议所有FIR输出端都用带符号饱和逻辑哪怕多花十几个LUT也是值得的。8.4 常见问题速查表现象可能原因解决方向仿真输出始终为零时钟/复位未正确生成检查testbench时钟翻转和复位释放逻辑输出幅度整体偏小一半系数或输入位宽有符号/无符号混用检查$signed是否加在乘法器两端高频分量衰减不够系数量化位宽不足增大系数位宽重新生成IP或mif文件信号出现周期明显失真截位溢出未饱和改成饱和截位并用ModelSim观察FFT时序收敛不过直接型结构关键路径过长换转置型结构或插流水寄存器波形正确但频谱不符合预期采样率/截止频率设置和设计值偏离回到MATLAB重新核对Fs和Wn归一化关系上面这份排查表是我做这个项目以及后来做相关项目时实打实碰到过的情况。很多时候问题并不是某一处代码写错了而是几个小问题叠加在一起比如有符号位混用加上截位溢出最终波形看起来奇怪但又不至于全错这种时候最需要的就是一份能快速定位的核查清单。9. 进阶扩展已经跑通基础的还能做哪些优化如果你已经成功把基础的FIR滤波器仿真跑通了恭喜你这说明FPGA开发的最基础闭环你已经走完了。这个项目的后续扩展空间其实非常大。第一是尝试多相滤波结构。如果你需要把采样率降下来做抽取多相分解能把一个高阶滤波器拆成多个低阶子滤波器并行工作每个子滤波器运行在较低的时钟下。这是数字下变频系统里最常用的结构也是通信接收机的必备知识。第二是自适应滤波方向。在均衡器和噪声抵消场景滤波器系数需要根据输入信号实时调整。最典型的算法是LMS自适应滤波核心公式是w(n1) w(n) μ * e(n) * x(n)。你可以在现在的FIR滤波器基础上增加系数更新模块Controller单元产生误差信号再反馈到系数存储。这个项目做完你的信号处理能力会上升到另一个层次。第三是分布式算法DADistributed Arithmetic实现。如果目标FPGA的DSP乘法器资源极少可以用查找表替代乘法器就是所谓的DA算法。它把乘累加运算预先存储成查找表用输入位逐级累加。代价是查找表资源占用大但流水线很规整特别适合高速应用场景。这些进阶方案的难度依次递增但基础的FIR项目带给你的能力已经在里面——理解位宽分配、看懂流水结构、会写testbench、会用仿真工具排查问题。有了这些地基后面不管做FFT处理器、CIC滤波器还是数字下变频都是一个套路的迁移。再分享一个我现在的习惯也算是对这个项目体会的浓缩每次做新的信号处理模块我都会先花半小时在MATLAB里把算法行为验证清楚再花一小时构思硬件架构和数据位宽最后才动手写RTL。代码本身反而花不了太多时间。硬件开发的真正成本在对信号链路的理解深度上FIR滤波器项目恰恰就是练这种理解力最好的起点。 
长河君 · 2026/10/20 18:51:06 · 阅读 1.2k 从算法到硬件：FPGA实现FIR滤波器的设计与仿真全流程
1. 从算法到硬件FIR滤波器为什么是FPGA入门的必修课我接触FPGA开发很多年了回想起来真正让我把数字信号处理、Verilog语法和Quartus工具链打通的项目就是一个FIR滤波器的设计仿真。这个项目看起来简单——无非是把一组系数和输入信号做乘累加但真正做下来你会发现它像一根线把采样定理、量化误差、时序收敛、仿真验证这些零散的知识点全部串起来了。FIR滤波器全称是有限冲激响应滤波器它的核心运算就是那句几乎所有教材都会写的话y[n] b0x[n] b1x[n-1] ... bN*x[n-N]。说白了输出是当前输入和前N个历史输入的加权和。权重就是滤波器系数。为什么FIR在FPGA领域地位这么高最根本的原因有两个一是它是线性相位的也就是说信号经过滤波器后各频率分量的相对时延一致波形形状不畸变二是它天生是稳定的因为没有反馈环路不管系数怎么量化、输入信号怎么样输出都不可能发散。这两点在通信系统、音频处理、雷达信号处理里面都是硬指标。适合谁来学这个项目我觉得是两类人。一类是刚开始学FPGA、已经掌握了基础Verilog语法但总觉得知识散成一地的同学FIR滤波器能让你把always块、乘法器、FIFO的时序关系真正揉在一起用另一类是做信号处理算法验证的工程师你可能在MATLAB里把滤波器的频率响应仿真得很漂亮但需要知道怎么把浮点系数变成FPGA里跑的定点数逻辑这个项目就是最好的桥梁。我在做这个项目之前也想过——直接调用Quartus自带的FIR IP核不就行了为什么还要自己写RTL答案是IP核是黑盒子你设置了参数点一下Generate出来的东西你完全不知道里面长什么样。一旦仿真结果不对你连排查的头绪都没有。而自己动手搭一遍即使最终产品里用的是IP核你对内部的流水结构、系数存储、截位策略有了直觉遇到问题才知道从哪里下手。这也是为什么这个项目至今仍是很多硬件工程师面试的常客——它考的就是你有没有真正理解从算法到硬件的这条转化路径。2. 设计启动前必须想清楚的四件事2.1 先定指标再说实现采样率和截止频率怎么选很多人一上来就打开Quartus开始写代码这是一个非常典型的错误。硬件设计和写软件不一样软件可以迭代着改硬件每一个参数都牵一发动全身。FIR设计的第一步永远是先明确系统指标其中最重要的两个是采样率Fs和截止频率Fc。比如我做这个项目时定的采样率是50MHz这是一个很常见的数字中频采样率。在这个采样率下按照奈奎斯特定理信号能够无失真表示的最高频率是25MHz。我做的是一个低通滤波器打算用来从混频信号中提取3MHz的基带分量同时抑制掉镜像频率和带外噪声所以截止频率就定在5MHz左右过渡带从5MHz到8MHz。这个选择不是随便拍的它决定了一个关键参数——滤波器阶数。滤波器阶数和过渡带宽度直接相关。过渡带越窄需要的阶数就越高。工程上有一个经验估算公式N ≈ (Fs / ΔF) * (δ1δ2相关的常数)。拿我这个例子来说采样率50MHz过渡带3MHz那么N大约在40到80之间。阶数又不完全等于抽头数抽头数阶数1。也就是说我需要准备几十个滤波器系数这对存储资源和乘法器资源的占用都是实打实的。2.2 浮点系数到定点数一个让无数人翻车的量化过程MATLAB计算出来的FIR系数是浮点数比如0.004823、-0.012345这样的值。但FPGA内部做不了浮点乘法——即便现在的DSP slice能支持浮点成本和功耗都远高于定点运算。所以你必须把浮点系数转换成定点数这个过程叫量化。量化最核心的问题是位宽选择。系数位宽直接决定了滤波器的频率响应质量。位宽太小系数量化误差大滤波器的阻带衰减能力就会明显下降位宽太大乘法器的资源占用成倍增加时序收敛也变得更困难。我自己的经验是FIR滤波器系数位宽至少用16位低于这个数字你会看到通带纹波和阻带泄漏明显恶化。这里有一个很重要的细节系数是带符号的所以16位定点数实际表示范围是[-32768, 32767]对应浮点范围[-1, 1)区域内的一个精度为2^-15的定点映射。比如浮点系数0.5转成16位定点数就是16384转成二进制就是0100_0000_0000_0000。负数的表示则要按二进制补码来理解比如浮点系数-0.5对应的定点数就是1000_0000_0000_0000这是16位下的0x8000。我当时犯过一个特别初级的错误把系数取了绝对值来量化然后在乘法器外面加符号判断逻辑。这在数学上等价于把符号位单独拎出来但带来的问题是额外逻辑延迟和可读性下降。后来才意识到Verilog/SYSTEMVERILOG里reg signed声明加上$signed转换函数可以直接处理有符号数乘法根本不需要手工拆符号位。这段经历让我明白了——写硬件代码和写软件不一样不要试图用软件思维去绕开硬件天生的数值表示方式。2.3 确定滤波器结构直接型还是转置型确定了系数之后紧接着就要选实现结构。FIR滤波器的标准结构有两种直接型和转置型。直接型的思路很直观输入信号经过一串延迟寄存器也就是移位寄存器链每一级的输出和对应系数相乘最后累加。这种结构的问题在于累加器在一拍之内要完成所有乘积的求和几十个乘法器的结果压到一个加法器上逻辑级数过长时序很容易违例。转置型则反过来了每个乘法器的结果在各自的流水级里相加信号沿着乘法器阵列传播每一级只做一个乘加操作。这种结构的优点非常明显——工作频率更高因为关键路径变短了缺点是需要更多寄存器资源而且各条路径的延迟天然对齐不需要额外补偿。对于采样率50MHz这种级别的设计直接型其实也能收时序但如果你后期要把采样率做到200MHz以上转置型几乎就是必然选择。我做这个项目时先用的直接型仿真测了一下最大时钟频率大概能到130MHz左右换成转置型后直接上到200MHz以上差距非常直观。建议初学者两个结构都实现一遍对比一下资源报告和时序报告这个经验比看十篇教程都有价值。2.4 输入和输出的位宽规划别在最后一公里截位截出问题这个环节是最容易被忽视的也是后期排查问题时的重灾区。FIR滤波器的乘累加过程是逐级位宽扩展的。16位输入乘以16位系数结果是32位N级累加位宽还要再增加log2(N)位。举个例子64抽头的滤波器累加器位宽理论上需要1616638位。如果直接把所有位都保留对后级模块来说资源开销太大但如果截位策略不合理滤波器输出信噪比会大打折扣。我的做法是IP集成时先保留完整累加位宽在最终输出端口统一截位。截位的时候不能简单粗暴地丢弃低位要考虑定点小数位的位置对齐。我当时输入数据的小数位定在Q15格式系数是Q15格式乘出来是Q30格式累加后还是Q30格式最后输出要回到Q15格式就需要舍去低15位。这里注意不要用简单的截断最好用四舍五入或者带符号饱和截位不然直流偏置和近端噪声会给你找麻烦。3. 手写RTL还是调用IP核我的选择和建议很多初学者会纠结这个问题既然Quartus自带了FIR Compiler IP核还把参数配置界面做得那么友好为什么还要自己写RTL我的回答是两个都要做但顺序有讲究。第一遍做项目强烈建议手写RTL实现一个简单的FIR滤波器。理由很简单IP核把你和硬件的细节隔离开了你无法理解系数到底存到了哪里、乘法器是如何复用的、流水线在哪里插入了寄存器。举个例子你去观察IP核生成的网表会发现它自动采用了多相分解结构把一组乘累加拆成了多相并联的形式这是为了降低时钟速率、提高吞吐率。如果你想不明白这个结构为什么能工作后面做高速率、高吞吐率的系统就会遇到认知瓶颈。第二遍做项目或者要交付产品级的方案那就用IP核。IP核经过充分验证时序优化到位还自带流水线控制信号和数据有效标志。你如果自己做这些握手逻辑很难做到和IP核同样的健壮性。典型的例子是IP核的sink_valid和sink_ready握手协议在数据流断续输入的时候这套协议防止了数据丢失和覆盖自己手写容易漏掉边界情况。我最终的项目选择是先用Verilog手写了一个32阶低通FIR滤波器跑通了完整的仿真和板级验证然后又用Quartus的FIR Compiler IP核生成了一版128阶的高阶滤波器。两个版本做对比测试从频率响应、资源占用、最大工作频率三个维度去评估差异。这样既锻炼了底层理解又掌握了工具链的正确用法。4. 用MATLAB算系数设计过程实录4.1 设计指标与fir1函数调用前面我提到采样率50MHz、通带截止频率5MHz、过渡带到8MHz。现在我在MATLAB里用这些参数来设计系数。fs 50e6; % 采样率 50MHz fc 5e6; % 通带截止频率 5MHz fb 8e6; % 阻带起始频率 8MHz % 归一化频率 Wn fc / (fs/2); % 通带截止归一化频率 % 设计32阶FIR低通滤波器等价于33个抽头 b fir1(32, Wn, low);这里为什么选择32阶而不是50阶或100阶除了过渡带要求之外还要考虑一个我们项目里实际存在的限制FPGA开发板上的乘法器资源只有有限的几十个DSP单元。32阶滤波器需要33个乘法器如果直接实现或者可以通过时分复用减少到十几个这在资源受限的小规模FPGA上是理性的选择。如果需要更精准的过渡带控制可以改用fir2函数它能设置任意形状的幅频响应。比如你先设计一个理想的幅频向量再用fir2去逼近效果会比fir1更灵活。但fir1对于标准低通设计来说已经足够毕竟是经典窗口法误差可控。4.2 系数定点量化代码这是我项目里比较关键的一段代码用来把浮点系数转成16位有符号定点数。% 量化到16位有符号数 num_taps length(b); b_scaled round(b * 32768); % 映射到[-32768, 32767] b_scaled(b_scaled 32767) 32767; b_scaled(b_scaled -32768) -32768;注意这里有一个非常关键的细节32768等于2的15次方也就是Q15格式下定点数1.0对应的表示。浮点系数0.5乘以32768后是16384这就是前面提到的映射关系。如果你用的位宽是18位那就乘以262144即2的18-1次方。这个乘法因子由系数量化位宽决定和输入数据的量化位宽要独立分开考虑。4.3 用FDATool检查量化后的频率响应量化之后一定要回来看频率响应。MATLAB的FDATool界面非常直观左侧面板设置响应类型、滤波器阶数、截止频率右侧实时显示幅频响应。更关键的是你可以把量化后的系数导回来对比量化前后的幅频曲线。我实测的情况是16位量化下通带纹波从浮点的0.1dB恶化到了0.3dB左右阻带衰减从浮点的60dB降到了大概50dB。如果你只简单看频响曲线觉得还行但做板级测试时会发现带外抑制不佳。这是量化误差的典型表现基本没有绕过去的办法只能通过增加系数位宽来改善。在这个环节还有一件事值得做把系数按C语言数组或者Verilog语法导出。MATLAB命令窗口里用fprintf生成Verilog格式的系数文件避免手工一个一个敲进去。这样的源文件处理方式既不容易出错也方便后续参数化修改。5. Quartus工程配置要点5.1 新建工程时容易忽略的设置在Quartus里新建工程时有几个细节直接影响后面的设计体验。设备型号选择要和板卡对应是自己小项目就用Cyclone系列如果是通信板卡常用Arria或Stratix系列。工程名称尽量不要用中文也不要用空格不然综合工具在一些脚本流程里会报奇怪的路径错误。这个我踩过坑工程路径里带个中文目录名在跑Timing Analyzer的时候报了一堆找不到文件的错误最后只能全部改成英文路径重建工程。在Design Templates选择上直接跳过我们用HDL文件作为顶层入口不采用工程向导生成的BDF图形文件。图形文件不是不能用但对于版本管理来说相当不友好几乎没法做diff级别的代码审查。用HDL作为顶层设计配合git做版本管理是团队协作的推荐做法。5.2 书写RTL代码的几个关键规范下面是我的FIR滤波器核心代码采用转置结构16位输入输出。module fir_lowpass #( parameter DATA_WIDTH 16, parameter COEF_WIDTH 16, parameter TAP_NUM 33 )( input wire clk, input wire rst_n, input wire valid_in, input wire [DATA_WIDTH-1:0] data_in, output reg valid_out, output wire [DATA_WIDTH-1:0] data_out ); // 系数存储 reg [COEF_WIDTH-1:0] coef [0:TAP_NUM-1]; // 此处省略系数初始化的initial块或读取.mif文件逻辑 // 转置结构每级乘加 reg [DATA_WIDTHCOEF_WIDTH5:0] acc_pipe [0:TAP_NUM-1]; integer i; always (posedge clk or negedge rst_n) begin if (!rst_n) begin for (i 0; i TAP_NUM; i i 1) begin acc_pipe[i] 0; end valid_out 1b0; end else begin // 第一级输入乘以最后一个系数 acc_pipe[0] $signed(data_in) * $signed(coef[TAP_NUM-1]); // 中间级上一级结果 输入乘以对应系数 for (i 1; i TAP_NUM; i i 1) begin acc_pipe[i] acc_pipe[i-1] $signed(data_in) * $signed(coef[TAP_NUM-1-i]); end valid_out valid_in; end end // 输出截位累计位宽后取高16位带符号饱和 assign data_out saturate(acc_pipe[TAP_NUM-1]); endmodule上面的代码有两个地方需要特别说明。第一第5级的位宽我写了DATA_WIDTHCOEF_WIDTH5实际上因为乘数是两个16位数乘积是32位33级累加需要额外ceil(log2(33))6位所以准确位宽应该是38位也就是16166。代码里写作5是因为我把累加器的最大值留了一些余量如果输入信号满幅有正负总会留出符号位。这是一个经验习惯不影响逻辑正确性但建议读者自己在注释里写清楚。第二输出截位用了saturate函数。这个函数不能直接综合需要你用自己的逻辑实现饱和保护如果累加结果超出可表示范围就钳位到最大值或最小值而不是直接截断导致异常翻转。实现方式不复杂就是比较高位段的值是0还是全1然后用选择器在两个边界值之间切换。5.3 顶层模块和Testbench设计写Testbench往往比写RTL本身更考验功力。一个好的测试平台至少要覆盖稳态响应和瞬态响应两类场景。稳态场景我用了两个正弦波叠加的信号作为输入一个3MHz、幅度为0.8的正弦波期望通过一个9MHz、幅度为0.4的正弦波期望被抑制。这两个频率分别落在通带和阻带内如果滤波有效输出幅度应该只有0.8左右。瞬态场景我测试了输入信号从0突然跳变到固定值观察输出是否有过冲或振铃也就是滤波器的阶跃响应。测试代码的框架可以这样搭建timescale 1ns/1ps module tb_fir_lowpass; reg clk; reg rst_n; reg valid_in; reg [15:0] data_in; wire [15:0] data_out; wire valid_out; fir_lowpass uut (...); // 时钟50MHz initial clk 0; always #10 clk ~clk; // 输入激励 initial begin rst_n 0; valid_in 0; data_in 0; #100; rst_n 1; // 在这里用for循环产生正弦波样本叠加两个频率分量 // 将浮点正弦值扩大到16位定点范围 end // 写输出数据到文本文件用于MATLAB后处理 initial begin $fopen(sim_output.txt, w); // 在always块中按valid_out有效时写入数据 end endmodule上面的testbench框架关键点是输出数据如何落盘。用$fwrite和$fclose把滤波输出保存成文本然后导入MATLAB用spectrum函数或fft函数做频谱分析这样的闭环验证流程非常顺手。如果不喜欢文本落盘也可以用ModelSim的波形窗口直接看波形但文本落盘能够做量化分析比如计算输出信号的SNR这是肉眼查看波形做不到的。6. ModelSim仿真全流程从波形到频谱6.1 建立ModelSim工程和编译顺序在Quartus里面写完了RTL和Testbench下一步就是仿真验证。Quartus与ModelSim的联调有两种常见做法。一种是在Quartus里直接调用EDA仿真工具Tools - Options - EDA Tool Options里指定ModelSim安装路径然后Assignment - Settings - EDA Tool Settings - Simulation里设置为ModelSim。这样Quartus会自动把你工程里的RTL文件收集起来生成仿真脚本。另一种做法是直接打开ModelSim手动新建工程依次编译RTL文件和testbench。我推荐这种方式因为它的流程透明可控。编译顺序注意先编译RTL源文件再编译testbench如果使用了IP核要找到IP核生成的仿真模型文件一并加进来否则仿真会报找不到模块的错误。6.2 运行仿真并采集输出数据在ModelSim命令窗口或者在.do脚本里运行方式如下vlib work vlog ../rtl/fir_lowpass.v vlog ../sim/tb_fir_lowpass.v vsim -voptargsacc work.tb_fir_lowpass add wave -position end sim:/tb_fir_lowpass/* run 200usrun 200us对应多少个输入样本采样率50MHz200微秒就是10000个样本点这个数量足够算出稳定的频谱了。波形窗口里你能直观看到滤波前输入信号和滤波后输出信号。我在第一次跑这个仿真时输入混杂着3MHz和9MHz正弦波看到输出波形明显平滑干净虽然幅度略有衰减但高频毛刺几乎不可见了。那一刻你就会觉得前面熬夜算系数、扣位宽都是值得的。但波形只是视觉上的确认真正有说服力的验证是把输出数据做FFT分析。把数据导入MATLAB后对输出序列做8192点FFT加窗减少频谱泄漏画出频谱图。你会看到3MHz处有一个明显的峰值9MHz处的能量比输入低了超过50dB这个结果就能和MATLAB设计时的幅频响应曲线对应起来。6.3 观察中间节点排查时序和握手问题仿真时除了观察最终的data_out我更建议大家把每一级流水线的中间节点也拉出来看。比如acc_pipe[0]、acc_pipe[5]、acc_pipe[16]看看各级的数值增长是否符合理论预期是否有溢出或者符号位异常。我遇到过一个问题——输入数据在valid_in有效时变化但我把valid_out单纯打了一拍导致输出端vaild_out和数据不同步。如果后端模块在valid_out有效时去采样data_out采到的却还是上一拍的旧值那么系统就会出现一个时钟周期的偏移。这个问题在仿真波形里非常隐蔽数据看起来连续但协议上已经错了。排查的办法是看valid_out和data_out在同一时刻对齐而不是经过一拍对齐。6.4 辅助工具利用SignalTap逻辑分析仪做板级对比仿真做完了不能只停留在软件层面。如果手头有FPGA开发板还有一步值得做——板级验证。Quartus的SignalTap II逻辑分析仪可以直接把内部信号抓出来实时显示在电脑上。你可以把激励源从仿真testbench换成板上的信号发生器或者ADC采样的数据用SignalTap观测data_out。SignalTap的用法不难在工程里添加.sdc文件指定时钟在.qsf里声明stp文件确定要抓取信号的触发条件和深度。唯一的忠告是抓取信号会占用寄存器资源深度太大会影响时序收敛最好只抓关键节点抓深度4096到8192基本够分析用。板级测试中出现最多的问题是线缆噪声耦合做FFT会有底噪抬高但主要是验证功能正确性不是精测指标所以可接受。7. 资源占用与性能评估一份真实的对比数据做FPGA设计不能只看功能对不对资源和时序是两个硬指标。我分别实现了直接型和转置型两种结构在同样的Quartus工程下编译结果很有意思。滤波器结构逻辑单元(LE)DSP乘法器最大时钟频率输入输出位宽直接型 32阶93233136MHz16bit/16bit转置型 32阶124633208MHz16bit/16bitIP核 128阶221864245MHz16bit/16bit转置型多消耗了大概30%的寄存器资源换来了接近50%的性能提升这是典型的以面积换速度思路。在FPGA领域这种取舍非常常见了解它比死记结论重要得多。128阶IP核的DSP用到了64个是我手写32阶的两倍这还不算IP核内部可能采用半并行结构对乘法器做了时分复用。纯乘法器资源不一定线性增加因为IP核会分析系数的对称性利用线性相位FIR系数的对称性减半乘法器数量。如果系数完全对称理论上128阶只需要64个乘法器而不是128个。所以你在对比资源占用时先做一个数学上的预估再去看综合报告会更有底。时序部分重点看Quartus编译后的Timing Analyzer报告。最高时钟频率如果达不到预期优先处理关键路径。通常FIR滤波器关键路径在最后一级的累加和截位逻辑上优化手段包括在累加树中间插流水寄存器、把截位逻辑从关键路径上移除打一拍再截位。8. 仿真和实现中的常见陷阱与排查技巧8.1 仿真波形正确但板级测试异常先查位对齐这个场景特别典型ModelSim里面波形完美SPI输出到上位机以后串口打印的数乱七八糟。很多人第一反应是代码有问题但排查到最后发现是数据位宽映射错了。FPGA内部16位定点数输出后上位机软件端如果按无符号整型解析负数看起来就是巨大的正数而正数的结果解析出来却正常。这时你需要确认上位机解析格式是否是补码有符号数。我建议调试时在FPGA里同时输出原始采集数据和滤波后数据每包数据都用帧头数据校验的格式这样即使数据本身异常也能判断是链路问题还是滤波算法问题。8.2 仿真超时或者输出恒定值检查时钟和复位ModelSim里跑仿真如果波形一直不变最大可能不是逻辑写错了而是时钟没翻转或者复位没释放。testbench里忘记写always #10 clk ~clk;是新手最容易犯的错别忘了时钟生成器。还有一种情况时复位释放了但rst_n设计成了异步复位同步释放testbench里异步复位和时钟上升沿碰在一起造成亚稳态波形某几拍出现不定值。建议统一使用异步复位、同步释放的复位电路RTL里两个ff链打两拍再送到各模块复位端。8.3 量化过饱和导致的信号畸形前面提到饱和截位很多人图简单直接用截断逻辑——只取高16位丢弃低15位。在输入信号幅度较小的时候问题不明显一旦信号接近满幅截断会引入可观的谐波失真。用ModelSim可以验证给一个满幅sin波看输出的FFT你会发现二次谐波和三次谐波分量明显抬高。饱和截位虽然也会失真但它的失真主要是削顶表现出的谐波集中在奇次谐波从听觉上或者从后续算法来看比截断要容易接受得多。我强烈建议所有FIR输出端都用带符号饱和逻辑哪怕多花十几个LUT也是值得的。8.4 常见问题速查表现象可能原因解决方向仿真输出始终为零时钟/复位未正确生成检查testbench时钟翻转和复位释放逻辑输出幅度整体偏小一半系数或输入位宽有符号/无符号混用检查$signed是否加在乘法器两端高频分量衰减不够系数量化位宽不足增大系数位宽重新生成IP或mif文件信号出现周期明显失真截位溢出未饱和改成饱和截位并用ModelSim观察FFT时序收敛不过直接型结构关键路径过长换转置型结构或插流水寄存器波形正确但频谱不符合预期采样率/截止频率设置和设计值偏离回到MATLAB重新核对Fs和Wn归一化关系上面这份排查表是我做这个项目以及后来做相关项目时实打实碰到过的情况。很多时候问题并不是某一处代码写错了而是几个小问题叠加在一起比如有符号位混用加上截位溢出最终波形看起来奇怪但又不至于全错这种时候最需要的就是一份能快速定位的核查清单。9. 进阶扩展已经跑通基础的还能做哪些优化如果你已经成功把基础的FIR滤波器仿真跑通了恭喜你这说明FPGA开发的最基础闭环你已经走完了。这个项目的后续扩展空间其实非常大。第一是尝试多相滤波结构。如果你需要把采样率降下来做抽取多相分解能把一个高阶滤波器拆成多个低阶子滤波器并行工作每个子滤波器运行在较低的时钟下。这是数字下变频系统里最常用的结构也是通信接收机的必备知识。第二是自适应滤波方向。在均衡器和噪声抵消场景滤波器系数需要根据输入信号实时调整。最典型的算法是LMS自适应滤波核心公式是w(n1) w(n) μ * e(n) * x(n)。你可以在现在的FIR滤波器基础上增加系数更新模块Controller单元产生误差信号再反馈到系数存储。这个项目做完你的信号处理能力会上升到另一个层次。第三是分布式算法DADistributed Arithmetic实现。如果目标FPGA的DSP乘法器资源极少可以用查找表替代乘法器就是所谓的DA算法。它把乘累加运算预先存储成查找表用输入位逐级累加。代价是查找表资源占用大但流水线很规整特别适合高速应用场景。这些进阶方案的难度依次递增但基础的FIR项目带给你的能力已经在里面——理解位宽分配、看懂流水结构、会写testbench、会用仿真工具排查问题。有了这些地基后面不管做FFT处理器、CIC滤波器还是数字下变频都是一个套路的迁移。再分享一个我现在的习惯也算是对这个项目体会的浓缩每次做新的信号处理模块我都会先花半小时在MATLAB里把算法行为验证清楚再花一小时构思硬件架构和数据位宽最后才动手写RTL。代码本身反而花不了太多时间。硬件开发的真正成本在对信号链路的理解深度上FIR滤波器项目恰恰就是练这种理解力最好的起点。