1. 高速数据采集的架构困局与破局思路15MS/s 这个采样率放在今天说高不算高说低也绝对不低。它恰好卡在一个非常尴尬的位置用逐次逼近型SARADC 去做速度勉强够但功耗和面积上去了用流水线型PipelineADC 去做速度绰绰有余但功耗和设计复杂度又显得浪费。更别提还要同时兼顾分辨率和动态性能——这三个指标在传统架构里就是“不可能三角”你压住两个第三个一定翘起来。我最早接触这个速率等级的数据采集需求是在一个工业超声前端项目里。信号中心频率大概在 2~5MHz按照奈奎斯特采样定理理论上 10MS/s 就够了但实际工程中考虑到抗混叠滤波器的过渡带设计和后续数字信号处理的余量采样率至少要拉到 15MS/s 以上。当时试过纯 SAR 架构12 位精度下跑到 15MS/s功耗直接飙到几十毫瓦而且驱动器设计非常头疼——SAR 的容性负载对驱动放大器的建立时间要求极其苛刻。后来换成 Pipeline功耗更夸张而且流水线级的级间增益误差校准逻辑写起来让人头大。这就是混合 ADC 架构出场的背景。所谓混合架构核心思路很简单把 SAR 的高能效和 Pipeline 的高吞吐结合起来让不同结构在不同阶段各司其职。最常见的做法是第一级用 SAR 做粗量化后续级用 Pipeline 做细量化和残差放大。这样既保留了 SAR 的低功耗优势又通过流水线结构把吞吐率拉上去。但说起来容易真正落地的时候级间增益误差、时序对齐、残差建立精度这些问题一个比一个棘手。这篇文章面向的是正在做高速数据采集系统设计的工程师或者正在选型 ADC 架构的技术决策者。我会从架构选型的底层逻辑讲起把混合 ADC 的核心细节拆开然后给出可复现的实操方案和参数计算过程最后把我在实际调试中踩过的坑和排查经验整理出来。不管你是刚入行的新手还是做了多年数据采集的老手应该都能从中找到对自己有用的东西。2. 混合ADC架构的核心设计逻辑与选型考量2.1 为什么是15MS/s这个节点15MS/s 不是一个随便选的数字。从应用端倒推工业超声成像通常需要 8~12 位的分辨率采样率在 10~20MS/s 之间便携式医疗设备比如手持超声对功耗极其敏感但又不能牺牲太多动态性能电力系统中的暂态信号监测采样率要求 10MS/s 以上才能捕捉到足够的谐波分量。这些场景叠加起来15MS/s 就成了一个“甜点”速率——再低满足不了信号带宽需求再高功耗和成本就控制不住了。从架构角度看15MS/s 恰好处于 SAR 和 Pipeline 的交叉区域。纯 SAR 在这个速率下12 位精度时功耗大约在 10~30mW 量级但驱动难度大纯 Pipeline 可以轻松跑到 50MS/s 以上但功耗通常在 50~100mW而且面积大。混合架构的目标就是在这个速率点上把功耗压到 15mW 以下同时保持 12 位以上的有效位数ENOB。2.2 混合架构的几种典型拓扑混合 ADC 不是只有一种做法根据 SAR 和 Pipeline 的耦合方式大致可以分为三类拓扑类型结构特点优势劣势适用场景SAR辅助PipelineSAR做第一级粗量化Pipeline做后续级功耗低第一级精度高级间增益校准复杂12~14位10~30MS/sPipeline辅助SARPipeline做高速粗量化SAR做精细量化速度极快功耗高SAR建立时间受限14位以上30MS/s以上时间交织混合多路混合ADC交替采样等效速率成倍提升通道失配校准难度大超高速场景对于 15MS/s、12 位这个目标SAR辅助Pipeline 是最务实的选择。第一级 SAR 做 6 位粗量化剩下的 6 位由后续两级 Pipeline 完成每级 3 位。这样第一级的 SAR 只需要 6 位精度电容阵列可以做得很小驱动负担轻后续 Pipeline 级的运放增益要求也降低了因为残差被放大的倍数不大。2.3 级间增益与残差建立的关键约束混合架构里最核心的数学关系就是残差传递。假设第一级 SAR 量化了 6 位输入范围是 Vref那么第一级的量化误差残差最大为 Vref/2^6 Vref/64。这个残差需要被精确放大 2^6 64 倍送到下一级继续量化。但问题来了如果增益不是精确的 64 倍比如实际增益是 63.5 倍那么后续级的量化结果就会产生系统性误差。这个误差不能超过下一级最低有效位LSB的一半否则整个 ADC 的线性度就崩了。具体算一下假设总精度 12 位第一级 6 位第二级 3 位第三级 3 位。第二级的 LSB 对应输入端的电压是 Vref/2^12。第一级残差放大后的满量程应该是 Vref所以增益误差 ΔG 需要满足ΔG × (Vref/64) Vref/2^12 × 0.5化简得 ΔG 1/128 ≈ 0.78%也就是说级间放大器的增益误差必须控制在 0.78% 以内。这个精度用开环运放是做不到的必须用闭环结构而且反馈网络的匹配精度要足够高。实际设计中通常会用数字校准来进一步放宽这个要求把模拟域的精度压力转移到数字域。3. 核心模块的实操要点与参数计算3.1 第一级SAR电容阵列的设计与匹配第一级 SAR 做 6 位量化意味着电容阵列需要 2^6 64 个单位电容。但实际设计中不会真的用 64 个独立电容而是采用二进制加权结构1C, 2C, 4C, 8C, 16C, 32C再加一个冗余电容。总电容 63C 1C 64C。单位电容 C 的取值直接决定了 SAR 的精度和功耗。C 太小匹配精度不够量化非线性会恶化C 太大驱动功耗和面积都上去了。根据经验公式C kT × 2^(N1) / (Vref^2 × σ^2)其中 N 是位数σ 是允许的匹配误差。对于 6 位、Vref1V、σ0.1% 的情况算出来 C 大约在 10~20fF 量级。但实际流片时工艺的最小电容通常有下限比如 5fF 或 10fF所以最终取值还要看工艺库。注意单位电容的匹配精度不仅取决于面积还和版图布局强相关。共心对称布局common-centroid是必须的否则梯度效应会导致严重的非线性。3.2 残差放大器的建立时间与增益带宽积残差放大器需要在半个时钟周期内完成建立对于 15MS/s 的采样率时钟周期约 66.7ns半周期就是 33.3ns。考虑到 SAR 量化本身需要时间留给放大器建立的时间可能只有 15~20ns。建立精度要求是 0.5 LSB 的下一级精度。下一级是 3 位LSB 对应 Vref/80.5 LSB 就是 Vref/16。但这是放大后的值折算到放大器输出端建立误差需要小于 Vref/16 × 0.5 Vref/32。放大器的增益带宽积GBW需要满足GBW ln(1/建立误差) / (2π × 建立时间)代入建立误差 1/32、建立时间 15ns算出来 GBW 大约需要 100MHz 以上。这还只是单极点近似实际电路中还要考虑寄生电容和开关电阻的影响通常要留 2~3 倍余量所以 GBW 至少要做到 200~300MHz。3.3 时序对齐与时钟树设计混合架构里SAR 和 Pipeline 的时钟相位必须严格对齐。SAR 的量化阶段和 Pipeline 的放大阶段是串行的如果时钟偏斜skew太大残差还没建立好就被下一级采样了整个转换结果就废了。时钟树设计的关键是等长布线。从时钟源到 SAR 比较器、到残差放大器开关、到 Pipeline 级间采样开关所有路径的延迟差要控制在 50ps 以内。对于 15MS/s 的时钟周期 66.7ns50ps 的偏斜只占 0.075%看起来很小但在 12 位精度下时序误差会直接转化为量化误差。实操心得时钟树布线时尽量让所有分支在同一金属层走线避免跨层过孔带来的延迟不一致。如果版图面积允许可以在时钟源附近加一级缓冲器把驱动能力做足减少后级负载差异对延迟的影响。4. 完整实操流程与关键环节实现4.1 系统级仿真与参数扫描在动手画版图之前先用行为级模型把整个混合 ADC 跑一遍。我通常用 Python 或 MATLAB 搭一个理想模型把 SAR 量化、残差放大、Pipeline 级间增益误差、比较器失调这些非理想因素都加进去然后扫描关键参数看哪些因素对 ENOB 影响最大。import numpy as np def hybrid_adc_model(vin, gain_error0.0, comp_offset0.0, n_bits12): # 第一级SAR 6位量化 sar_bits 6 sar_lsb 1.0 / (2**sar_bits) sar_code np.floor(vin / sar_lsb 0.5) sar_code np.clip(sar_code, 0, 2**sar_bits - 1) residual vin - sar_code * sar_lsb # 残差放大带增益误差 gain 2**sar_bits * (1 gain_error) amplified residual * gain # 后续Pipeline 6位量化两级各3位 pipeline_bits 6 pipeline_lsb 1.0 / (2**pipeline_bits) pipeline_code np.floor(amplified / pipeline_lsb 0.5) pipeline_code np.clip(pipeline_code, 0, 2**pipeline_bits - 1) # 合并输出 total_code sar_code * 2**pipeline_bits pipeline_code return total_code # 扫描增益误差对ENOB的影响 gain_errors np.linspace(-0.01, 0.01, 21) enob_results [] for ge in gain_errors: # 生成正弦波输入计算ENOB # ...FFT分析代码 pass这个模型跑下来你会发现增益误差在 0.5% 以内时ENOB 下降不超过 0.3 位但超过 1% 后ENOB 会急剧恶化。这验证了前面 0.78% 的理论计算。4.2 电路级设计与前仿行为级模型确认架构可行后进入电路级设计。第一级 SAR 的比较器用两级开环运放加锁存器结构失调电压要控制在 1mV 以内。残差放大器用折叠共源共栅folded-cascode结构增益做到 60dB 以上相位裕度 60 度以上。前仿时重点看三个指标SAR 的量化线性度DNL/INL、残差放大器的建立波形、整体 ADC 的 FFT 频谱。FFT 分析时采样点数取 2^13 8192 点加 Blackman-Harris 窗看 SNR 和 SFDR。# 前仿FFT分析脚本示例基于SPICE输出数据 python fft_analyze.py --input adc_output.csv --fs 15e6 --nfft 8192 --window blackman-harris4.3 版图布局与后仿版图阶段最耗时间的是匹配和寄生控制。SAR 电容阵列用共心对称布局单位电容之间加 dummy 电容保证刻蚀均匀。残差放大器的输入对管面积要足够大减小失调电流镜的匹配也要注意否则增益误差会超标。后仿时把提取的寄生参数反标回电路重新跑 FFT。通常后仿的 ENOB 会比前仿低 0.5~1 位主要来自寄生电容导致的建立不完全和时钟偏斜。如果后仿 ENOB 不达标优先检查残差放大器的建立波形看是否在采样时刻还没稳定。实操心得后仿阶段如果发现 ENOB 掉得厉害先别急着改电路检查一下提取的寄生参数是否合理。有时候提取工具会把一些不该算的耦合电容也算进去导致过度悲观。可以手动筛选一下把明显不合理的寄生去掉再跑。5. 常见问题与排查技巧实录5.1 ENOB不达标的问题排查这是最常见的问题。前仿 ENOB 有 11.5 位后仿掉到 10 位以下或者测试结果只有 9 位多。排查思路按优先级来排查项可能原因检查方法解决措施残差建立不完全放大器GBW不足看建立波形是否在采样时刻稳定增大偏置电流或降低负载电容级间增益误差电容匹配差蒙特卡洛仿真看增益分布增大单位电容面积或加数字校准时钟偏斜时钟树布线不等长后仿看各节点时钟延迟重新布线加延迟匹配比较器失调输入对管匹配差蒙特卡洛仿真看失调分布增大输入对管面积或加失调校准电源噪声电源抑制比不够加电源纹波看输出频谱加去耦电容或改进偏置电路5.2 频谱中出现杂散的问题FFT 频谱里出现非谐波杂散通常是以下原因时钟馈通采样开关的时钟信号通过寄生电容耦合到信号路径。解决方法是加 dummy 开关做补偿或者用自举开关降低导通电阻对时钟的依赖。电源耦合数字部分的开关噪声通过电源线耦合到模拟部分。解决方法是模拟和数字电源分开加星型接地。衬底噪声数字电路的衬底噪声通过衬底耦合到模拟电路。解决方法是加保护环guard ring把模拟和数字区域隔开。5.3 温度漂移导致性能下降混合 ADC 里的运放增益和比较器失调都会随温度变化。如果应用场景温度范围宽比如工业级 -40~85°C必须做温度仿真。我遇到过一个问题常温下 ENOB 有 11.2 位高温 85°C 时掉到 10.5 位。后来发现是偏置电流源的温漂导致运放 GBW 下降残差建立不完全。解决办法是用与温度无关的偏置结构比如带隙基准提供的电流或者加温度补偿。避坑技巧温度仿真时不要只看典型工艺角要把 fast 和 slow 角都跑一遍。有时候 slow 角常温下没问题但高温下就崩了。反过来 fast 角低温下可能振荡。5.4 测试阶段的坑芯片回来测试时PCB 设计很关键。混合 ADC 的模拟输入和时钟输入要远离数字信号线最好用地平面隔开。电源去耦电容要靠近芯片引脚容值组合用 100nF 10uF 1uF。测试时如果发现 ENOB 比仿真低很多先检查输入信号源的纯度。很多信号发生器本身的 SNR 就不够测出来的是信号源的性能而不是 ADC 的。可以用一个窄带滤波器把信号源输出滤一下再送到 ADC 输入。6. 混合ADC架构的扩展与优化方向6.1 数字校准的引入模拟域的精度压力可以通过数字校准来缓解。最常见的做法是后台校准级间增益误差在正常转换的间隙注入一个已知的测试信号测量实际增益然后在数字域做补偿。这样模拟域的增益误差可以放宽到 2~3%大大降低了设计难度。数字校准的代价是需要额外的数字逻辑和存储空间但对于 12 位以上的精度这笔开销是值得的。我做过一个对比不加校准模拟域要做到 0.5% 增益精度运放增益需要 70dB 以上加了校准运放增益 50dB 就够了功耗省了将近 30%。6.2 时间交织的扩展如果 15MS/s 不够用可以用时间交织的方式把速率翻倍。两路混合 ADC 交替采样等效速率 30MS/s。但时间交织会引入通道间的失调失配和增益失配需要在数字域做校准。校准算法可以用 LMS最小均方自适应滤波收敛速度取决于输入信号的统计特性。6.3 工艺演进的影响随着工艺节点从 180nm 走到 65nm 甚至 28nm混合 ADC 的设计策略也要调整。先进工艺下本征增益下降运放的增益做不高但速度更快、功耗更低。这时候可以适当增加 Pipeline 的级数降低每级的增益要求用数字校准来补精度。同时先进工艺的匹配特性更好单位电容可以做得更小面积和功耗都能受益。我在实际项目中体会到混合 ADC 架构的精髓不在于某一种固定拓扑而在于根据具体指标要求灵活调配 SAR 和 Pipeline 的比例。第一级 SAR 的位数多一点功耗低但速度慢Pipeline 级数多一点速度快但功耗高。这个平衡点需要根据应用场景反复迭代才能找到。踩过几次坑之后我的经验是先用行为级模型快速扫描参数空间确定架构比例再进入电路设计。这样比直接画电路然后反复改要高效得多。 
长河君 · 2026/10/14 1:06:19 · 阅读 1.2k 15MS/s混合ADC架构设计：SAR与Pipeline融合的工程实践
1. 高速数据采集的架构困局与破局思路15MS/s 这个采样率放在今天说高不算高说低也绝对不低。它恰好卡在一个非常尴尬的位置用逐次逼近型SARADC 去做速度勉强够但功耗和面积上去了用流水线型PipelineADC 去做速度绰绰有余但功耗和设计复杂度又显得浪费。更别提还要同时兼顾分辨率和动态性能——这三个指标在传统架构里就是“不可能三角”你压住两个第三个一定翘起来。我最早接触这个速率等级的数据采集需求是在一个工业超声前端项目里。信号中心频率大概在 2~5MHz按照奈奎斯特采样定理理论上 10MS/s 就够了但实际工程中考虑到抗混叠滤波器的过渡带设计和后续数字信号处理的余量采样率至少要拉到 15MS/s 以上。当时试过纯 SAR 架构12 位精度下跑到 15MS/s功耗直接飙到几十毫瓦而且驱动器设计非常头疼——SAR 的容性负载对驱动放大器的建立时间要求极其苛刻。后来换成 Pipeline功耗更夸张而且流水线级的级间增益误差校准逻辑写起来让人头大。这就是混合 ADC 架构出场的背景。所谓混合架构核心思路很简单把 SAR 的高能效和 Pipeline 的高吞吐结合起来让不同结构在不同阶段各司其职。最常见的做法是第一级用 SAR 做粗量化后续级用 Pipeline 做细量化和残差放大。这样既保留了 SAR 的低功耗优势又通过流水线结构把吞吐率拉上去。但说起来容易真正落地的时候级间增益误差、时序对齐、残差建立精度这些问题一个比一个棘手。这篇文章面向的是正在做高速数据采集系统设计的工程师或者正在选型 ADC 架构的技术决策者。我会从架构选型的底层逻辑讲起把混合 ADC 的核心细节拆开然后给出可复现的实操方案和参数计算过程最后把我在实际调试中踩过的坑和排查经验整理出来。不管你是刚入行的新手还是做了多年数据采集的老手应该都能从中找到对自己有用的东西。2. 混合ADC架构的核心设计逻辑与选型考量2.1 为什么是15MS/s这个节点15MS/s 不是一个随便选的数字。从应用端倒推工业超声成像通常需要 8~12 位的分辨率采样率在 10~20MS/s 之间便携式医疗设备比如手持超声对功耗极其敏感但又不能牺牲太多动态性能电力系统中的暂态信号监测采样率要求 10MS/s 以上才能捕捉到足够的谐波分量。这些场景叠加起来15MS/s 就成了一个“甜点”速率——再低满足不了信号带宽需求再高功耗和成本就控制不住了。从架构角度看15MS/s 恰好处于 SAR 和 Pipeline 的交叉区域。纯 SAR 在这个速率下12 位精度时功耗大约在 10~30mW 量级但驱动难度大纯 Pipeline 可以轻松跑到 50MS/s 以上但功耗通常在 50~100mW而且面积大。混合架构的目标就是在这个速率点上把功耗压到 15mW 以下同时保持 12 位以上的有效位数ENOB。2.2 混合架构的几种典型拓扑混合 ADC 不是只有一种做法根据 SAR 和 Pipeline 的耦合方式大致可以分为三类拓扑类型结构特点优势劣势适用场景SAR辅助PipelineSAR做第一级粗量化Pipeline做后续级功耗低第一级精度高级间增益校准复杂12~14位10~30MS/sPipeline辅助SARPipeline做高速粗量化SAR做精细量化速度极快功耗高SAR建立时间受限14位以上30MS/s以上时间交织混合多路混合ADC交替采样等效速率成倍提升通道失配校准难度大超高速场景对于 15MS/s、12 位这个目标SAR辅助Pipeline 是最务实的选择。第一级 SAR 做 6 位粗量化剩下的 6 位由后续两级 Pipeline 完成每级 3 位。这样第一级的 SAR 只需要 6 位精度电容阵列可以做得很小驱动负担轻后续 Pipeline 级的运放增益要求也降低了因为残差被放大的倍数不大。2.3 级间增益与残差建立的关键约束混合架构里最核心的数学关系就是残差传递。假设第一级 SAR 量化了 6 位输入范围是 Vref那么第一级的量化误差残差最大为 Vref/2^6 Vref/64。这个残差需要被精确放大 2^6 64 倍送到下一级继续量化。但问题来了如果增益不是精确的 64 倍比如实际增益是 63.5 倍那么后续级的量化结果就会产生系统性误差。这个误差不能超过下一级最低有效位LSB的一半否则整个 ADC 的线性度就崩了。具体算一下假设总精度 12 位第一级 6 位第二级 3 位第三级 3 位。第二级的 LSB 对应输入端的电压是 Vref/2^12。第一级残差放大后的满量程应该是 Vref所以增益误差 ΔG 需要满足ΔG × (Vref/64) Vref/2^12 × 0.5化简得 ΔG 1/128 ≈ 0.78%也就是说级间放大器的增益误差必须控制在 0.78% 以内。这个精度用开环运放是做不到的必须用闭环结构而且反馈网络的匹配精度要足够高。实际设计中通常会用数字校准来进一步放宽这个要求把模拟域的精度压力转移到数字域。3. 核心模块的实操要点与参数计算3.1 第一级SAR电容阵列的设计与匹配第一级 SAR 做 6 位量化意味着电容阵列需要 2^6 64 个单位电容。但实际设计中不会真的用 64 个独立电容而是采用二进制加权结构1C, 2C, 4C, 8C, 16C, 32C再加一个冗余电容。总电容 63C 1C 64C。单位电容 C 的取值直接决定了 SAR 的精度和功耗。C 太小匹配精度不够量化非线性会恶化C 太大驱动功耗和面积都上去了。根据经验公式C kT × 2^(N1) / (Vref^2 × σ^2)其中 N 是位数σ 是允许的匹配误差。对于 6 位、Vref1V、σ0.1% 的情况算出来 C 大约在 10~20fF 量级。但实际流片时工艺的最小电容通常有下限比如 5fF 或 10fF所以最终取值还要看工艺库。注意单位电容的匹配精度不仅取决于面积还和版图布局强相关。共心对称布局common-centroid是必须的否则梯度效应会导致严重的非线性。3.2 残差放大器的建立时间与增益带宽积残差放大器需要在半个时钟周期内完成建立对于 15MS/s 的采样率时钟周期约 66.7ns半周期就是 33.3ns。考虑到 SAR 量化本身需要时间留给放大器建立的时间可能只有 15~20ns。建立精度要求是 0.5 LSB 的下一级精度。下一级是 3 位LSB 对应 Vref/80.5 LSB 就是 Vref/16。但这是放大后的值折算到放大器输出端建立误差需要小于 Vref/16 × 0.5 Vref/32。放大器的增益带宽积GBW需要满足GBW ln(1/建立误差) / (2π × 建立时间)代入建立误差 1/32、建立时间 15ns算出来 GBW 大约需要 100MHz 以上。这还只是单极点近似实际电路中还要考虑寄生电容和开关电阻的影响通常要留 2~3 倍余量所以 GBW 至少要做到 200~300MHz。3.3 时序对齐与时钟树设计混合架构里SAR 和 Pipeline 的时钟相位必须严格对齐。SAR 的量化阶段和 Pipeline 的放大阶段是串行的如果时钟偏斜skew太大残差还没建立好就被下一级采样了整个转换结果就废了。时钟树设计的关键是等长布线。从时钟源到 SAR 比较器、到残差放大器开关、到 Pipeline 级间采样开关所有路径的延迟差要控制在 50ps 以内。对于 15MS/s 的时钟周期 66.7ns50ps 的偏斜只占 0.075%看起来很小但在 12 位精度下时序误差会直接转化为量化误差。实操心得时钟树布线时尽量让所有分支在同一金属层走线避免跨层过孔带来的延迟不一致。如果版图面积允许可以在时钟源附近加一级缓冲器把驱动能力做足减少后级负载差异对延迟的影响。4. 完整实操流程与关键环节实现4.1 系统级仿真与参数扫描在动手画版图之前先用行为级模型把整个混合 ADC 跑一遍。我通常用 Python 或 MATLAB 搭一个理想模型把 SAR 量化、残差放大、Pipeline 级间增益误差、比较器失调这些非理想因素都加进去然后扫描关键参数看哪些因素对 ENOB 影响最大。import numpy as np def hybrid_adc_model(vin, gain_error0.0, comp_offset0.0, n_bits12): # 第一级SAR 6位量化 sar_bits 6 sar_lsb 1.0 / (2**sar_bits) sar_code np.floor(vin / sar_lsb 0.5) sar_code np.clip(sar_code, 0, 2**sar_bits - 1) residual vin - sar_code * sar_lsb # 残差放大带增益误差 gain 2**sar_bits * (1 gain_error) amplified residual * gain # 后续Pipeline 6位量化两级各3位 pipeline_bits 6 pipeline_lsb 1.0 / (2**pipeline_bits) pipeline_code np.floor(amplified / pipeline_lsb 0.5) pipeline_code np.clip(pipeline_code, 0, 2**pipeline_bits - 1) # 合并输出 total_code sar_code * 2**pipeline_bits pipeline_code return total_code # 扫描增益误差对ENOB的影响 gain_errors np.linspace(-0.01, 0.01, 21) enob_results [] for ge in gain_errors: # 生成正弦波输入计算ENOB # ...FFT分析代码 pass这个模型跑下来你会发现增益误差在 0.5% 以内时ENOB 下降不超过 0.3 位但超过 1% 后ENOB 会急剧恶化。这验证了前面 0.78% 的理论计算。4.2 电路级设计与前仿行为级模型确认架构可行后进入电路级设计。第一级 SAR 的比较器用两级开环运放加锁存器结构失调电压要控制在 1mV 以内。残差放大器用折叠共源共栅folded-cascode结构增益做到 60dB 以上相位裕度 60 度以上。前仿时重点看三个指标SAR 的量化线性度DNL/INL、残差放大器的建立波形、整体 ADC 的 FFT 频谱。FFT 分析时采样点数取 2^13 8192 点加 Blackman-Harris 窗看 SNR 和 SFDR。# 前仿FFT分析脚本示例基于SPICE输出数据 python fft_analyze.py --input adc_output.csv --fs 15e6 --nfft 8192 --window blackman-harris4.3 版图布局与后仿版图阶段最耗时间的是匹配和寄生控制。SAR 电容阵列用共心对称布局单位电容之间加 dummy 电容保证刻蚀均匀。残差放大器的输入对管面积要足够大减小失调电流镜的匹配也要注意否则增益误差会超标。后仿时把提取的寄生参数反标回电路重新跑 FFT。通常后仿的 ENOB 会比前仿低 0.5~1 位主要来自寄生电容导致的建立不完全和时钟偏斜。如果后仿 ENOB 不达标优先检查残差放大器的建立波形看是否在采样时刻还没稳定。实操心得后仿阶段如果发现 ENOB 掉得厉害先别急着改电路检查一下提取的寄生参数是否合理。有时候提取工具会把一些不该算的耦合电容也算进去导致过度悲观。可以手动筛选一下把明显不合理的寄生去掉再跑。5. 常见问题与排查技巧实录5.1 ENOB不达标的问题排查这是最常见的问题。前仿 ENOB 有 11.5 位后仿掉到 10 位以下或者测试结果只有 9 位多。排查思路按优先级来排查项可能原因检查方法解决措施残差建立不完全放大器GBW不足看建立波形是否在采样时刻稳定增大偏置电流或降低负载电容级间增益误差电容匹配差蒙特卡洛仿真看增益分布增大单位电容面积或加数字校准时钟偏斜时钟树布线不等长后仿看各节点时钟延迟重新布线加延迟匹配比较器失调输入对管匹配差蒙特卡洛仿真看失调分布增大输入对管面积或加失调校准电源噪声电源抑制比不够加电源纹波看输出频谱加去耦电容或改进偏置电路5.2 频谱中出现杂散的问题FFT 频谱里出现非谐波杂散通常是以下原因时钟馈通采样开关的时钟信号通过寄生电容耦合到信号路径。解决方法是加 dummy 开关做补偿或者用自举开关降低导通电阻对时钟的依赖。电源耦合数字部分的开关噪声通过电源线耦合到模拟部分。解决方法是模拟和数字电源分开加星型接地。衬底噪声数字电路的衬底噪声通过衬底耦合到模拟电路。解决方法是加保护环guard ring把模拟和数字区域隔开。5.3 温度漂移导致性能下降混合 ADC 里的运放增益和比较器失调都会随温度变化。如果应用场景温度范围宽比如工业级 -40~85°C必须做温度仿真。我遇到过一个问题常温下 ENOB 有 11.2 位高温 85°C 时掉到 10.5 位。后来发现是偏置电流源的温漂导致运放 GBW 下降残差建立不完全。解决办法是用与温度无关的偏置结构比如带隙基准提供的电流或者加温度补偿。避坑技巧温度仿真时不要只看典型工艺角要把 fast 和 slow 角都跑一遍。有时候 slow 角常温下没问题但高温下就崩了。反过来 fast 角低温下可能振荡。5.4 测试阶段的坑芯片回来测试时PCB 设计很关键。混合 ADC 的模拟输入和时钟输入要远离数字信号线最好用地平面隔开。电源去耦电容要靠近芯片引脚容值组合用 100nF 10uF 1uF。测试时如果发现 ENOB 比仿真低很多先检查输入信号源的纯度。很多信号发生器本身的 SNR 就不够测出来的是信号源的性能而不是 ADC 的。可以用一个窄带滤波器把信号源输出滤一下再送到 ADC 输入。6. 混合ADC架构的扩展与优化方向6.1 数字校准的引入模拟域的精度压力可以通过数字校准来缓解。最常见的做法是后台校准级间增益误差在正常转换的间隙注入一个已知的测试信号测量实际增益然后在数字域做补偿。这样模拟域的增益误差可以放宽到 2~3%大大降低了设计难度。数字校准的代价是需要额外的数字逻辑和存储空间但对于 12 位以上的精度这笔开销是值得的。我做过一个对比不加校准模拟域要做到 0.5% 增益精度运放增益需要 70dB 以上加了校准运放增益 50dB 就够了功耗省了将近 30%。6.2 时间交织的扩展如果 15MS/s 不够用可以用时间交织的方式把速率翻倍。两路混合 ADC 交替采样等效速率 30MS/s。但时间交织会引入通道间的失调失配和增益失配需要在数字域做校准。校准算法可以用 LMS最小均方自适应滤波收敛速度取决于输入信号的统计特性。6.3 工艺演进的影响随着工艺节点从 180nm 走到 65nm 甚至 28nm混合 ADC 的设计策略也要调整。先进工艺下本征增益下降运放的增益做不高但速度更快、功耗更低。这时候可以适当增加 Pipeline 的级数降低每级的增益要求用数字校准来补精度。同时先进工艺的匹配特性更好单位电容可以做得更小面积和功耗都能受益。我在实际项目中体会到混合 ADC 架构的精髓不在于某一种固定拓扑而在于根据具体指标要求灵活调配 SAR 和 Pipeline 的比例。第一级 SAR 的位数多一点功耗低但速度慢Pipeline 级数多一点速度快但功耗高。这个平衡点需要根据应用场景反复迭代才能找到。踩过几次坑之后我的经验是先用行为级模型快速扫描参数空间确定架构比例再进入电路设计。这样比直接画电路然后反复改要高效得多。