1. 原理图到PCB为什么绕不开“网表导入”干过几年PCB设计的人应该都有体会OrCAD Capture画原理图和Allegro画板子这俩工具虽然都是Cadence家的但它们在设计流程上完全是两套独立的体系。原理图里你画的是电气连接关系Allegro里你画的是物理几何图形说白了一个是逻辑世界一个是物理世界中间必须有一座桥把两边打通这座桥就是“网表”。把OrCAD原理图导入Allegro本质上做的就是这件事——把图纸上每个元件的位号、封装、引脚连接关系全部翻译成Allegro能读懂的网表文件然后在PCB编辑器里把它们变成实实在在的焊盘和走线。很多人第一次接触这个流程时会有一个疑问为什么不能像Word复制粘贴一样直接把原理图“复制”到PCB里去原因很简单OrCAD Capture和Allegro的数据模型不一样。原理图里的器件只有逻辑引脚和连接线它没有物理尺寸、没有焊盘形状、没有封装坐标而Allegro关心的是这些东西。网表文件做的工作就是把原理图里“这10个脚连在一起”这种逻辑关系翻译成“这是一个0402电阻1脚和2脚之间需要飞线连接”这种物理信息。翻译完成后Allegro才能开始摆放、布线、覆铜。这篇文章的受众我定位在两类人一类是刚开始接触Cadence全家桶、被“网表”“封装”“DRC”这些概念绕晕的新手另一类是已经会操作但经常在导入环节翻车想系统梳理一下流程和坑点的工程师。我会把整个流程拆开揉碎讲清楚包括原理图端准备、网表导出、Allegro导入、常见报错排查以及一些我实际项目中踩过坑之后总结出来的操作习惯。照着走一遍你至少在OrCAD到Allegro这个环节不会再卡壳。2. 导入之前原理图端先做这三件事2.1 元件位号先锁好别让系统帮你乱编号在导出网表之前原理图端的检查直接决定后面PCB端的体验。第一件事就是位号。OrCAD默认情况下你在放置元件时它会自动分配位号R1、R2、C1、C2这种但如果你中途删过元件、重新放置过或者用“Annotate”自动编号功能位号可能和你预期的不一样。更麻烦的是如果你忘了锁定位号在PCB布局布线做到一半时重新导一次网表Allegro那边可能会出现一整批新位号的元件板子上所有丝印全得改那酸爽我试过。正确做法是原理图确认无误后先执行Tools Annotate在弹出的对话框里选择“Reset parts to reference designator”再选“Incremental reference designator”重新编一遍位号确保没有重号、空号。编完号之后一定要去Property Editor里把元件的位号属性锁定——具体操作是选中所有元件右键Edit Properties把Reference Designator前面的Lock图标点掉锁定。这样后续再做局部修改、重新编号时OrCAD不会乱动你已经定好的位号。从实际项目经验来说位号管理最好遵循“一次定号、后期不轻易改”的原则。因为PCB设计是一个反复迭代的过程原理图改一版——哪怕只是换了个电阻封装——PCB上就要同步更新。如果位号体系很混乱每一版更新都是一场灾难。2.2 封装名称原理图上的封装字段必须和封装库一一对应位号搞定之后第二个关键点就是封装名。OrCAD原理图里每个元件都有一个PCB Footprint属性这个属性填什么导入Allegro后就会去封装库路径里找对应的封装名。这里最常见的坑就是原理图上填的封装名和Allegro封装库里的.dra/.psm文件名不一致导网表时直接报“找不到封装”的错误——其实就是这个原因。还有一类问题更隐蔽就是封装名里有空格、点号、斜杠这些特殊字符。Allegro的封装名规范是字母开头只允许字母、数字、下划线最多31个字符。如果你在OrCAD里填的是“R0402_1%”这种名称导入时大概率会出问题。我之前接过一个项目工程师在原理图里填的封装名是“CAP-0402(0.1uF)”带括号带单位网表导入时Allegro直接卡死——字符不合法。所以导出网表之前花十分钟做一个封装名专项检查非常值得。具体做法是在OrCAD的Bill of Materials菜单里把PCB Footprint列导出来然后用Excel做一份清单对照你Allegro封装库里的实际文件核对一遍。这一步虽然在导入流程之外但能省掉后面大量的排查时间。2.3 原理图DRC别把错误带到PCB阶段很多人觉得DRC是PCB端的事原理图随便画画就行。这个观念得改。OrCAD自带的DRC检查里有几项是和网表导入直接相关的重复的Reference Designator、悬空的引脚、单端网络只有一端连接的电气连接、两个以上输出引脚短接在一起。这些问题如果带到Allegro里轻则网表导入时报警告重则布线时飞线关系全乱甚至做出来的板子逻辑上就错了。执行路径是Tools Design Rules Check勾选上“Check single-node nets”和“Check unelected pins”这类选项然后跑一次。跑完之后View Results看报告重点关注有没有“ERROR”级别的条目尤其是位号重复和封装缺失这两种。我个人的习惯是原理图每次修改之后都会快速跑一遍DRCDRC干净了才导出网表这习惯让我避免了好几次低级失误。3. 生成网表OrCAD导出环节的完整操作3.1 为什么选择Create Netlist方式OrCAD导出数据的方式有好几种有些人会用Copy To PCB Editor的联动方式但在绝大多数正规流程里标准做法还是通过Tools Create Netlist生成网表文件。原因很简单这种方式最稳定文件格式清晰出错时也好定位。Copy To PCB Editor虽然看着方便但对工程配置要求比较高容易因为路径不对而静默失败——点了没反应也不知道错在哪。Create Netlist会生成一个标准的netlist文件夹里面包含三个子文件一个是封装信息文件pstchip.dat、一个是器件信息文件pstxprt.dat、一个是网络连接文件pstxnet.dat。这三个文件在后续Allegro导入网表时需要用到后面我会细说。3.2 导出配置选项怎么选在OrCAD里执行Tools Create Netlist会弹出一个对话框有很多选项卡。我们要操作的是其中一个选项卡不同版本叫法略有不同一般在PCB选项卡里。关键设置如下格式选择“allegro”类型这样生成的网表才是Allegro能识别的格式勾选“Create PCB Editor Netlist”相关选项让它生成完整的三个dat文件输出路径最好设置为工程目录下的netlist文件夹方便管理。还有一点要注意如果原理图中使用了多Part的元件比如一个74系列芯片被拆成两个Part画在不同的原理图页需要在Options里勾选“Combine part”或者确保“每个独立的Part都单独导出”——这个取决于你的设计意图但一定要清楚自己在做什么。多Part元件如果处理不好网表导入后PCB上会出现一个封装里只有半个芯片的情况那是最头疼的问题之一。3.3 导出完成后怎么验证网表文件网表导出的提示窗口显示“Complete”并不代表一定没问题你需要自己去netlist文件夹里检查三个文件是否存在、大小是否合理。一个小技巧是用文本编辑器打开pstxnet.dat看网络名的数量和原理图里的网络数量是否大致吻合再打开pstxprt.dat检查有没有“package”字段缺失的器件。如果发现某个器件只有逻辑符号没有封装信息基本就是Footprint属性没填对这种问题会在Allegro导入时报ERROR但提前检查就能省去那一步的折腾。4. Allegro导入网表两种典型场景的操作细节4.1 新建PCB工程并导入网表拿到网表文件之后打开Allegro PCB Designer第一步是创建或打开一个PCB文件。如果你是从零开始做新板子推荐通过File New创建BoardWizard或用空白Board文件然后在Design Board Outline里把板框画好再导入网表。这里有一个非常容易忽视的点Allegro必须先有板框Board Outline再导入网表否则元件不会自动放在板框内——虽然有“Quickplace”功能可以临时撒元件但板框先行的流程是规范做法。接下来就是核心操作选择File Import Logic。弹出的对话框里Logic type选“Netlist”Import netlist选择刚才生成的netlist文件夹里的三个dat文件所在路径。但这里有个坑直接选择文件夹路径之后Allegro会要求你指定一个“Mapping file”映射文件。如果你是第一次在这个工程里导入映射文件需要手动指认——通常选择之前创建的PCB文件即可如果你改了工程路径或者换过机器忘掉这个步骤就会出现一堆“Pin numbers not matching”的报错。要特别注意是File Import Logic不是Import Netlist。因为Allegro里“Netlist”菜单是空的很多人守着这个菜单找不到导入入口然后怀疑自己装的是假软件。我接触过好几个同事在新版本上找半天导入入口最后是在File菜单下面找到的。这个差别在不同版本里确实存在特别是17.2和17.4版本菜单结构有调整如果你打开的是17.4File Import Logic菜单路径是最稳妥的。4.2 导入成功后Allegro做了什么很多人以为导入网表之后板子上应该立刻出现一堆元件。实际上Allegro不会自动把元件放到你眼前它做的事是把网表信息加载到当前设计中元件还处于“未放置”状态。你要通过Place Quickly Place把元件撒到板框周围或者用Place Manually手动放置。Quickplace有几个模式其中最常用的是“Place by property value”或“Place all components”。我建议第一次导入后用Place all然后在Options面板里勾选“Edge”并选择合适的边让元件排布在板框四周方便后续逐个摆位。这一步结束后你应该能在板框周围看到所有的位号框飞线也已经建立。如果飞线没出来去Display Status里检查Unrouted connections数是否为0——如果为0说明网表没导入成功如果非0说明一切正常。4.3 用CCF方式导入的原理除了一般的网表导入方式Cadence还支持CCFComponent Configuration File导入方式。这种方式主要用于高阶流程——比如在做多板互联、层次化设计时把原理图中定义好的“设计分区”同步到PCB。对大多数单板设计来说网表方式已经够用但我还是建议了解一下CCF文件里通常包含了器件属性、网络分组、Room分配和Pivot信息适合那种一个原理图对应多个PCB文件的项目。用CCF导入的路径也是File Import Logic但Logic type要选“CCF”然后指定.ccf文件。CCF方式的优点是能保留原理图里定义的Room和属性分组省得在PCB端重新分配缺点是文件维护起来比较麻烦一般团队里都是专人负责。如果你只是个人做项目先用好网表方式就够了CCF了解即可。5. 关联失败和网表导入的常见报错排查5.1 OrCAD和Allegro“不关联”的几类场景很多人在论坛上问“为什么我的OrCAD和Allegro不能关联”其实绝大多数情况不是软件出问题而是操作流程某个环节没对上。我把最常见的几类场景整理如下OrCAD版本与Allegro版本不一致。比如用OrCAD 17.4打开原理图但Allegro是16.6这两个版本的网表格式存在兼容性问题。Cadence近些年推行Allegro X平台新老版本文件格式有差异跨大版本导入时建议先用高版本另存或导出为通用格式。Capture的配置文件里没有关联到Allegro的可执行文件。OrCAD安装的时候如果只选择了Capture没装Allegro或者安装顺序不对Capture的Tools菜单里可能压根不显示网表导入相关功能。这种情况需要重新运行安装程序把PCB Editor组件勾上。原理图工程里没有设置正确的封装库路径。Allegro导入网表时会根据网表里的封装名称去搜索封装库路径如果路径不对就直接报错。这个路径在Setup User Preferences Design Paths里需要在psmpath里把封装库文件夹添加进去。5.2 常见网表导入报错速查表为了便于排查我把网表导入过程中最常见的几类报错整理成了一个速查表结合我自己的处理经验给出解决思路。报错现象常见原因排查方向ERROR(SPMHNI-175): Device/symbol not found封装库路径未配置或封装名不存在检查psmpath路径核对封装文件名是否与原理图Footprint一致ERROR(SPMHNI-194): Pin numbers not matching原理图引脚名与封装焊盘编号不匹配打开封装文件查看焊盘编号1、2、3还是A、B、C回原理图核对WARNING(SPMHNI-337): Renamed logical device原理图里用到了库里不存在的Device系统自动做了一个逻辑映射检查pstxprt.dat确认映射是否符合预期ERROR(SPMHNI-202): Component has no pins多Part元件在生成网表时没合并所有Part回到OrCAD检查该元件的Part Reference和Value属性ERROR(SPMHNI-203): Net has only one pin原理图存在单端网络通常是某个引脚没接上回原理图看DRC报告找到悬空网络导入后器件堆在坐标原点没有先画板框或Quickplace没有正确执行先画好板框再重新执行Place Quickly Place其中“Pin numbers not matching”这条最值得单独说一下。OrCAD原理图里引脚的编号通常是数字1、2、3...但有些元件的封装焊盘编号不是数字而是字母或字母数字组合比如BGA封装的A1、A2、B1、B2或者某些连接器的P1、P2。如果原理图Symbol设计时引脚编号和封装焊盘编号没对齐网表导入时必然报这个错误。处理办法就是打开封装文件看每个焊盘的编号是什么再回到原理图Symbol编辑界面把对应引脚的编号改成一致。这个过程虽然繁琐但每个封装只做一次封装库越规范后续越省心。5.3 封装更新了为什么PCB上看不到变化这是另一个高频问题在Allegro里手动改过某个封装的焊盘大小但重新导入网表后PCB上的封装没变。原因很简单——Allegro不是把所有元件都强制替换成封装库里的最新版本它只在网表信息发生变化时才做更新。封装文件在库里改了但网表里记录的还是旧的封装引用关系你需要执行Tools Padstack Refresh或者用Place Update Symbols把指定封装强制刷新一遍。另外也有人遇到“改了封装库之后新放置的元件是新封装老元件还是旧封装”的情况这其实是个预期内的现象——PCB设计进行到中后期不建议频繁大改封装除非你愿意承担重新布局布线的成本。封装库的维护最好在项目启动前完成中途只做必要的小修小补。5.4 关于版本兼容性的建议OrCAD和Allegro的版本搭配是很多人的隐痛。行业里最常见的组合是Cadence 17.2搭配17.2或者16.6搭配16.6。如果手里拿到的是其他团队用不同版本做的设计文件导入时报“Design file not recognized or version is too old”这类错误大概率是版本问题。这种情况下最好的解决办法是先确认对方用的具体版本号Help About里能看到然后尽量用同版本或更高版本打开。低版本打开高版本文件在Cadence体系里基本行不通不要浪费时间尝试各种奇怪的“转换工具”。如果你的工作环境里必须同时处理多个版本的项目文件我的建议是装一个Cadence 17.4做主版本再装一个16.6做兼容版本。17.4能直接打开新文件16.6用于处理老项目尽量避免跨版本导入网表——那是所有坑里最难定位的一种。6. 网表导入之后的同步与反标流程6.1 位号反标从PCB回到原理图的正确姿势网表导入只是“原理图到PCB”这趟车的去程实际项目里还有一趟返程——原理图修改后需要同步到PCBPCB上调整过位号后需要同步回原理图。这个流程叫“Back Annotation”反标。具体场景是这样的你在PCB上摆元件时发现某个电阻的位置放不下换了个位号比如把R12改成R120或者你在PCB上给某个元件加了Room属性希望在原理图里也能看到。这些改动如果只存在于PCB端下次重新导入网表时会被覆盖所以必须反标回原理图。操作路径是Allegro里File Export Logic类型选“Library/Netlist”之外的那一项生成一个反标文件通常是logic文件然后在OrCAD里执行Tools Back Annotate指定这个文件原理图就会同步更新。反标操作有几个注意点一是反标前一定要保存PCB文件并在原理图里先做一次完整的存档备份二是反标和重新导入网表不能同时执行顺序必须是——先反标确认原理图更新了再导出新网表再导入PCB。如果你搞反了顺序PCB端刚改好的位号会被旧网表覆盖回去白白折腾。6.2 增量导入不再需要每次全量重导网表项目进行到布线阶段原理图可能一天改好几版。如果每次修改都走一遍完整的导出-导入流程不仅效率低还有可能把已经摆好的元件位置打乱。Allegro提供了ECOEngineering Change Order模式的增量导入功能允许你只把修改过的网络和元件同步进来不用全量重扫。操作路径还是File Import Logic但勾选上“ECO”选项。此时Allegro会比较新旧网表的差异只更新有改动的部分新增的元件、删除的元件、有变化的网络连接关系。没动的元件和网络保持原样已经布好的线不会被拆掉。这个功能在项目后期特别实用。不过我还要提醒一句ECO模式虽然方便但它对网表质量的要求更高。如果原理图里有位号重号、网络重复定义这类“脏数据”ECO导入时可能会出现一些意想不到的牵连修改。所以使用ECO模式的前提是原理图DRC必须清洁否则建议老老实实全量重导。6.3 属性同步不只是连接关系还有设计约束很多人把网表导入理解成“就是把元件和网络弄进去”其实网表里还包含了一部分原理图端的属性信息比如元件的Value值、PCB Footprint、User Property还有你可能在原理图里给某个网络设置的阻抗约束、线宽约束、差分对约束等。这些约束信息在初始导入时会一起带进Allegro后续如果你在原理图里改了一个网络的约束属性重新导入网表时也会同步更新。这里有一个常见操作误区很多人喜欢在Allegro里直接设置电气约束——比如在Electrical Constraint Set里手动添加一组线宽规则然后忘了在原理图里同步。等下次重新导入网表时Allegro会以网表里的约束为准把你手工加的规则覆盖掉。所以我的建议是电气约束的源头一定要放在原理图端或者至少有一个明确的“谁说了算”的约定避免两边各设一套规则然后互相覆盖。7. 从导入延伸到日常设计的几个操作习惯7.1 网络命名规范直接影响导入后的可维护性网表导入后你在Allegro里看到的所有网络名都来自原理图。有些工程师画原理图时给网络随便命名比如NET001、NET002或者为了省事直接让OrCAD自动生成网络名。这在初期没问题但到了布线阶段你要在某条网络上加约束、查线宽、做阻抗控制时满眼的NET001会让人崩溃。我个人的做法是所有关键网络在原理图阶段就规范命名用功能缩写加信号类型的方式比如“I2C_SCL_3V3”“UART1_TX”“DDR_DQ0”这种格式。网络名最好能一眼看出它是什么功能、属于哪个电源域、大概走哪一层。这些命名虽然不影响网表导入本身但直接决定你在Allegro里的工作效率和正确性。布线阶段查网络、做约束、跑DRC时可读性高的网络名能帮你节省大量时间。7.2 建立自己的本地封装库和路径模板网表导入最常见的报错之一就是“Device/symbol not found”而这个报错的根源往往不是封装没做而是Allegro不知道去哪里找封装。如果你每次新建工程都手动添加一遍封装库路径偶尔漏掉一个文件夹就会导入失败。更稳妥的做法是把自己常用的封装按类别放好在Allegro的User Preferences里设置好全局的psmpath和padpath然后把这个配置导出为env文件模板。新建工程时直接把模板env文件替换过去所有路径一次到位。另外如果团队成员之间会互相接手项目最好规定封装库的路径规则比如统一放在服务器的同一个文件夹下避免每个人本地都有一套自己的库。7.3 每次导入前做好版本存档很多工程师在导入网表前不做文件备份导入后发现不对劲想回退却发现没有存档。Allegro的Save As虽然可以存多个版本但如果你连续导入几次中间某个版本没存就无法回退了。我个人的习惯是每次导入网表前先把当前PCB文件存成带版本号的文件名比如“板卡名_V1.2_布局完成.brd”然后在导入后另存为“板卡名_V1.3_网表更新.brd”。这个方法不需要任何额外工具但能在关键时刻救你一命。7.4 关于Skill脚本和国产工具的补充聊到Allegro就绕不开Skill脚本。很多重复性操作——比如批量更新封装、批量反标、批量设置线宽约束——都可以通过Skill脚本一键完成。Cadence官方的Skill是Lisp语言的一个变种入门门槛不算高网上也有大量现成脚本可以打包使用。不过我不建议新手一上来就折腾Skill先把原生流程跑通等你对网表导入了如指掌了再考虑用脚本提升效率否则脚本出问题时你连手动操作都不会反而更痛苦。另外近年来国产EDA工具发展很快一些工具已经可以兼容导入Cadence的网表文件。这类工具在简单板卡设计上效率很高上手也快但在复杂高速设计上的生态成熟度还有差距——差分对约束、多板互连、信号完整性分析等方面Cadence体系仍然有明显优势。我的看法是工具选择永远取决于项目需求但作为工程师吃透一套主流工具的完整设计流程始终是基本功。网表导入这个环节虽然基础却是所有后续工作的起点值得花时间彻底搞明白。从我个人这些年做项目的体会来说OrCAD和Allegro这套组合之所以难上手很大程度上不是因为它功能复杂而是因为它的设计哲学和国产或入门级工具有很大差异——它把每个环节都拆得很细每一步都要求你明确知道自己在做什么。网表导入这个动作看似简单实际上牵涉到位号管理、封装库维护、版本兼容、属性同步、反标与ECO等一系列概念。把这些概念理解透了再去看Cadence相关的各种模块和工具会轻松很多。 
长河君 · 2026/10/8 2:47:47 · 阅读 1.2k OrCAD原理图导入Allegro PCB：网表生成与导入全流程详解
1. 原理图到PCB为什么绕不开“网表导入”干过几年PCB设计的人应该都有体会OrCAD Capture画原理图和Allegro画板子这俩工具虽然都是Cadence家的但它们在设计流程上完全是两套独立的体系。原理图里你画的是电气连接关系Allegro里你画的是物理几何图形说白了一个是逻辑世界一个是物理世界中间必须有一座桥把两边打通这座桥就是“网表”。把OrCAD原理图导入Allegro本质上做的就是这件事——把图纸上每个元件的位号、封装、引脚连接关系全部翻译成Allegro能读懂的网表文件然后在PCB编辑器里把它们变成实实在在的焊盘和走线。很多人第一次接触这个流程时会有一个疑问为什么不能像Word复制粘贴一样直接把原理图“复制”到PCB里去原因很简单OrCAD Capture和Allegro的数据模型不一样。原理图里的器件只有逻辑引脚和连接线它没有物理尺寸、没有焊盘形状、没有封装坐标而Allegro关心的是这些东西。网表文件做的工作就是把原理图里“这10个脚连在一起”这种逻辑关系翻译成“这是一个0402电阻1脚和2脚之间需要飞线连接”这种物理信息。翻译完成后Allegro才能开始摆放、布线、覆铜。这篇文章的受众我定位在两类人一类是刚开始接触Cadence全家桶、被“网表”“封装”“DRC”这些概念绕晕的新手另一类是已经会操作但经常在导入环节翻车想系统梳理一下流程和坑点的工程师。我会把整个流程拆开揉碎讲清楚包括原理图端准备、网表导出、Allegro导入、常见报错排查以及一些我实际项目中踩过坑之后总结出来的操作习惯。照着走一遍你至少在OrCAD到Allegro这个环节不会再卡壳。2. 导入之前原理图端先做这三件事2.1 元件位号先锁好别让系统帮你乱编号在导出网表之前原理图端的检查直接决定后面PCB端的体验。第一件事就是位号。OrCAD默认情况下你在放置元件时它会自动分配位号R1、R2、C1、C2这种但如果你中途删过元件、重新放置过或者用“Annotate”自动编号功能位号可能和你预期的不一样。更麻烦的是如果你忘了锁定位号在PCB布局布线做到一半时重新导一次网表Allegro那边可能会出现一整批新位号的元件板子上所有丝印全得改那酸爽我试过。正确做法是原理图确认无误后先执行Tools Annotate在弹出的对话框里选择“Reset parts to reference designator”再选“Incremental reference designator”重新编一遍位号确保没有重号、空号。编完号之后一定要去Property Editor里把元件的位号属性锁定——具体操作是选中所有元件右键Edit Properties把Reference Designator前面的Lock图标点掉锁定。这样后续再做局部修改、重新编号时OrCAD不会乱动你已经定好的位号。从实际项目经验来说位号管理最好遵循“一次定号、后期不轻易改”的原则。因为PCB设计是一个反复迭代的过程原理图改一版——哪怕只是换了个电阻封装——PCB上就要同步更新。如果位号体系很混乱每一版更新都是一场灾难。2.2 封装名称原理图上的封装字段必须和封装库一一对应位号搞定之后第二个关键点就是封装名。OrCAD原理图里每个元件都有一个PCB Footprint属性这个属性填什么导入Allegro后就会去封装库路径里找对应的封装名。这里最常见的坑就是原理图上填的封装名和Allegro封装库里的.dra/.psm文件名不一致导网表时直接报“找不到封装”的错误——其实就是这个原因。还有一类问题更隐蔽就是封装名里有空格、点号、斜杠这些特殊字符。Allegro的封装名规范是字母开头只允许字母、数字、下划线最多31个字符。如果你在OrCAD里填的是“R0402_1%”这种名称导入时大概率会出问题。我之前接过一个项目工程师在原理图里填的封装名是“CAP-0402(0.1uF)”带括号带单位网表导入时Allegro直接卡死——字符不合法。所以导出网表之前花十分钟做一个封装名专项检查非常值得。具体做法是在OrCAD的Bill of Materials菜单里把PCB Footprint列导出来然后用Excel做一份清单对照你Allegro封装库里的实际文件核对一遍。这一步虽然在导入流程之外但能省掉后面大量的排查时间。2.3 原理图DRC别把错误带到PCB阶段很多人觉得DRC是PCB端的事原理图随便画画就行。这个观念得改。OrCAD自带的DRC检查里有几项是和网表导入直接相关的重复的Reference Designator、悬空的引脚、单端网络只有一端连接的电气连接、两个以上输出引脚短接在一起。这些问题如果带到Allegro里轻则网表导入时报警告重则布线时飞线关系全乱甚至做出来的板子逻辑上就错了。执行路径是Tools Design Rules Check勾选上“Check single-node nets”和“Check unelected pins”这类选项然后跑一次。跑完之后View Results看报告重点关注有没有“ERROR”级别的条目尤其是位号重复和封装缺失这两种。我个人的习惯是原理图每次修改之后都会快速跑一遍DRCDRC干净了才导出网表这习惯让我避免了好几次低级失误。3. 生成网表OrCAD导出环节的完整操作3.1 为什么选择Create Netlist方式OrCAD导出数据的方式有好几种有些人会用Copy To PCB Editor的联动方式但在绝大多数正规流程里标准做法还是通过Tools Create Netlist生成网表文件。原因很简单这种方式最稳定文件格式清晰出错时也好定位。Copy To PCB Editor虽然看着方便但对工程配置要求比较高容易因为路径不对而静默失败——点了没反应也不知道错在哪。Create Netlist会生成一个标准的netlist文件夹里面包含三个子文件一个是封装信息文件pstchip.dat、一个是器件信息文件pstxprt.dat、一个是网络连接文件pstxnet.dat。这三个文件在后续Allegro导入网表时需要用到后面我会细说。3.2 导出配置选项怎么选在OrCAD里执行Tools Create Netlist会弹出一个对话框有很多选项卡。我们要操作的是其中一个选项卡不同版本叫法略有不同一般在PCB选项卡里。关键设置如下格式选择“allegro”类型这样生成的网表才是Allegro能识别的格式勾选“Create PCB Editor Netlist”相关选项让它生成完整的三个dat文件输出路径最好设置为工程目录下的netlist文件夹方便管理。还有一点要注意如果原理图中使用了多Part的元件比如一个74系列芯片被拆成两个Part画在不同的原理图页需要在Options里勾选“Combine part”或者确保“每个独立的Part都单独导出”——这个取决于你的设计意图但一定要清楚自己在做什么。多Part元件如果处理不好网表导入后PCB上会出现一个封装里只有半个芯片的情况那是最头疼的问题之一。3.3 导出完成后怎么验证网表文件网表导出的提示窗口显示“Complete”并不代表一定没问题你需要自己去netlist文件夹里检查三个文件是否存在、大小是否合理。一个小技巧是用文本编辑器打开pstxnet.dat看网络名的数量和原理图里的网络数量是否大致吻合再打开pstxprt.dat检查有没有“package”字段缺失的器件。如果发现某个器件只有逻辑符号没有封装信息基本就是Footprint属性没填对这种问题会在Allegro导入时报ERROR但提前检查就能省去那一步的折腾。4. Allegro导入网表两种典型场景的操作细节4.1 新建PCB工程并导入网表拿到网表文件之后打开Allegro PCB Designer第一步是创建或打开一个PCB文件。如果你是从零开始做新板子推荐通过File New创建BoardWizard或用空白Board文件然后在Design Board Outline里把板框画好再导入网表。这里有一个非常容易忽视的点Allegro必须先有板框Board Outline再导入网表否则元件不会自动放在板框内——虽然有“Quickplace”功能可以临时撒元件但板框先行的流程是规范做法。接下来就是核心操作选择File Import Logic。弹出的对话框里Logic type选“Netlist”Import netlist选择刚才生成的netlist文件夹里的三个dat文件所在路径。但这里有个坑直接选择文件夹路径之后Allegro会要求你指定一个“Mapping file”映射文件。如果你是第一次在这个工程里导入映射文件需要手动指认——通常选择之前创建的PCB文件即可如果你改了工程路径或者换过机器忘掉这个步骤就会出现一堆“Pin numbers not matching”的报错。要特别注意是File Import Logic不是Import Netlist。因为Allegro里“Netlist”菜单是空的很多人守着这个菜单找不到导入入口然后怀疑自己装的是假软件。我接触过好几个同事在新版本上找半天导入入口最后是在File菜单下面找到的。这个差别在不同版本里确实存在特别是17.2和17.4版本菜单结构有调整如果你打开的是17.4File Import Logic菜单路径是最稳妥的。4.2 导入成功后Allegro做了什么很多人以为导入网表之后板子上应该立刻出现一堆元件。实际上Allegro不会自动把元件放到你眼前它做的事是把网表信息加载到当前设计中元件还处于“未放置”状态。你要通过Place Quickly Place把元件撒到板框周围或者用Place Manually手动放置。Quickplace有几个模式其中最常用的是“Place by property value”或“Place all components”。我建议第一次导入后用Place all然后在Options面板里勾选“Edge”并选择合适的边让元件排布在板框四周方便后续逐个摆位。这一步结束后你应该能在板框周围看到所有的位号框飞线也已经建立。如果飞线没出来去Display Status里检查Unrouted connections数是否为0——如果为0说明网表没导入成功如果非0说明一切正常。4.3 用CCF方式导入的原理除了一般的网表导入方式Cadence还支持CCFComponent Configuration File导入方式。这种方式主要用于高阶流程——比如在做多板互联、层次化设计时把原理图中定义好的“设计分区”同步到PCB。对大多数单板设计来说网表方式已经够用但我还是建议了解一下CCF文件里通常包含了器件属性、网络分组、Room分配和Pivot信息适合那种一个原理图对应多个PCB文件的项目。用CCF导入的路径也是File Import Logic但Logic type要选“CCF”然后指定.ccf文件。CCF方式的优点是能保留原理图里定义的Room和属性分组省得在PCB端重新分配缺点是文件维护起来比较麻烦一般团队里都是专人负责。如果你只是个人做项目先用好网表方式就够了CCF了解即可。5. 关联失败和网表导入的常见报错排查5.1 OrCAD和Allegro“不关联”的几类场景很多人在论坛上问“为什么我的OrCAD和Allegro不能关联”其实绝大多数情况不是软件出问题而是操作流程某个环节没对上。我把最常见的几类场景整理如下OrCAD版本与Allegro版本不一致。比如用OrCAD 17.4打开原理图但Allegro是16.6这两个版本的网表格式存在兼容性问题。Cadence近些年推行Allegro X平台新老版本文件格式有差异跨大版本导入时建议先用高版本另存或导出为通用格式。Capture的配置文件里没有关联到Allegro的可执行文件。OrCAD安装的时候如果只选择了Capture没装Allegro或者安装顺序不对Capture的Tools菜单里可能压根不显示网表导入相关功能。这种情况需要重新运行安装程序把PCB Editor组件勾上。原理图工程里没有设置正确的封装库路径。Allegro导入网表时会根据网表里的封装名称去搜索封装库路径如果路径不对就直接报错。这个路径在Setup User Preferences Design Paths里需要在psmpath里把封装库文件夹添加进去。5.2 常见网表导入报错速查表为了便于排查我把网表导入过程中最常见的几类报错整理成了一个速查表结合我自己的处理经验给出解决思路。报错现象常见原因排查方向ERROR(SPMHNI-175): Device/symbol not found封装库路径未配置或封装名不存在检查psmpath路径核对封装文件名是否与原理图Footprint一致ERROR(SPMHNI-194): Pin numbers not matching原理图引脚名与封装焊盘编号不匹配打开封装文件查看焊盘编号1、2、3还是A、B、C回原理图核对WARNING(SPMHNI-337): Renamed logical device原理图里用到了库里不存在的Device系统自动做了一个逻辑映射检查pstxprt.dat确认映射是否符合预期ERROR(SPMHNI-202): Component has no pins多Part元件在生成网表时没合并所有Part回到OrCAD检查该元件的Part Reference和Value属性ERROR(SPMHNI-203): Net has only one pin原理图存在单端网络通常是某个引脚没接上回原理图看DRC报告找到悬空网络导入后器件堆在坐标原点没有先画板框或Quickplace没有正确执行先画好板框再重新执行Place Quickly Place其中“Pin numbers not matching”这条最值得单独说一下。OrCAD原理图里引脚的编号通常是数字1、2、3...但有些元件的封装焊盘编号不是数字而是字母或字母数字组合比如BGA封装的A1、A2、B1、B2或者某些连接器的P1、P2。如果原理图Symbol设计时引脚编号和封装焊盘编号没对齐网表导入时必然报这个错误。处理办法就是打开封装文件看每个焊盘的编号是什么再回到原理图Symbol编辑界面把对应引脚的编号改成一致。这个过程虽然繁琐但每个封装只做一次封装库越规范后续越省心。5.3 封装更新了为什么PCB上看不到变化这是另一个高频问题在Allegro里手动改过某个封装的焊盘大小但重新导入网表后PCB上的封装没变。原因很简单——Allegro不是把所有元件都强制替换成封装库里的最新版本它只在网表信息发生变化时才做更新。封装文件在库里改了但网表里记录的还是旧的封装引用关系你需要执行Tools Padstack Refresh或者用Place Update Symbols把指定封装强制刷新一遍。另外也有人遇到“改了封装库之后新放置的元件是新封装老元件还是旧封装”的情况这其实是个预期内的现象——PCB设计进行到中后期不建议频繁大改封装除非你愿意承担重新布局布线的成本。封装库的维护最好在项目启动前完成中途只做必要的小修小补。5.4 关于版本兼容性的建议OrCAD和Allegro的版本搭配是很多人的隐痛。行业里最常见的组合是Cadence 17.2搭配17.2或者16.6搭配16.6。如果手里拿到的是其他团队用不同版本做的设计文件导入时报“Design file not recognized or version is too old”这类错误大概率是版本问题。这种情况下最好的解决办法是先确认对方用的具体版本号Help About里能看到然后尽量用同版本或更高版本打开。低版本打开高版本文件在Cadence体系里基本行不通不要浪费时间尝试各种奇怪的“转换工具”。如果你的工作环境里必须同时处理多个版本的项目文件我的建议是装一个Cadence 17.4做主版本再装一个16.6做兼容版本。17.4能直接打开新文件16.6用于处理老项目尽量避免跨版本导入网表——那是所有坑里最难定位的一种。6. 网表导入之后的同步与反标流程6.1 位号反标从PCB回到原理图的正确姿势网表导入只是“原理图到PCB”这趟车的去程实际项目里还有一趟返程——原理图修改后需要同步到PCBPCB上调整过位号后需要同步回原理图。这个流程叫“Back Annotation”反标。具体场景是这样的你在PCB上摆元件时发现某个电阻的位置放不下换了个位号比如把R12改成R120或者你在PCB上给某个元件加了Room属性希望在原理图里也能看到。这些改动如果只存在于PCB端下次重新导入网表时会被覆盖所以必须反标回原理图。操作路径是Allegro里File Export Logic类型选“Library/Netlist”之外的那一项生成一个反标文件通常是logic文件然后在OrCAD里执行Tools Back Annotate指定这个文件原理图就会同步更新。反标操作有几个注意点一是反标前一定要保存PCB文件并在原理图里先做一次完整的存档备份二是反标和重新导入网表不能同时执行顺序必须是——先反标确认原理图更新了再导出新网表再导入PCB。如果你搞反了顺序PCB端刚改好的位号会被旧网表覆盖回去白白折腾。6.2 增量导入不再需要每次全量重导网表项目进行到布线阶段原理图可能一天改好几版。如果每次修改都走一遍完整的导出-导入流程不仅效率低还有可能把已经摆好的元件位置打乱。Allegro提供了ECOEngineering Change Order模式的增量导入功能允许你只把修改过的网络和元件同步进来不用全量重扫。操作路径还是File Import Logic但勾选上“ECO”选项。此时Allegro会比较新旧网表的差异只更新有改动的部分新增的元件、删除的元件、有变化的网络连接关系。没动的元件和网络保持原样已经布好的线不会被拆掉。这个功能在项目后期特别实用。不过我还要提醒一句ECO模式虽然方便但它对网表质量的要求更高。如果原理图里有位号重号、网络重复定义这类“脏数据”ECO导入时可能会出现一些意想不到的牵连修改。所以使用ECO模式的前提是原理图DRC必须清洁否则建议老老实实全量重导。6.3 属性同步不只是连接关系还有设计约束很多人把网表导入理解成“就是把元件和网络弄进去”其实网表里还包含了一部分原理图端的属性信息比如元件的Value值、PCB Footprint、User Property还有你可能在原理图里给某个网络设置的阻抗约束、线宽约束、差分对约束等。这些约束信息在初始导入时会一起带进Allegro后续如果你在原理图里改了一个网络的约束属性重新导入网表时也会同步更新。这里有一个常见操作误区很多人喜欢在Allegro里直接设置电气约束——比如在Electrical Constraint Set里手动添加一组线宽规则然后忘了在原理图里同步。等下次重新导入网表时Allegro会以网表里的约束为准把你手工加的规则覆盖掉。所以我的建议是电气约束的源头一定要放在原理图端或者至少有一个明确的“谁说了算”的约定避免两边各设一套规则然后互相覆盖。7. 从导入延伸到日常设计的几个操作习惯7.1 网络命名规范直接影响导入后的可维护性网表导入后你在Allegro里看到的所有网络名都来自原理图。有些工程师画原理图时给网络随便命名比如NET001、NET002或者为了省事直接让OrCAD自动生成网络名。这在初期没问题但到了布线阶段你要在某条网络上加约束、查线宽、做阻抗控制时满眼的NET001会让人崩溃。我个人的做法是所有关键网络在原理图阶段就规范命名用功能缩写加信号类型的方式比如“I2C_SCL_3V3”“UART1_TX”“DDR_DQ0”这种格式。网络名最好能一眼看出它是什么功能、属于哪个电源域、大概走哪一层。这些命名虽然不影响网表导入本身但直接决定你在Allegro里的工作效率和正确性。布线阶段查网络、做约束、跑DRC时可读性高的网络名能帮你节省大量时间。7.2 建立自己的本地封装库和路径模板网表导入最常见的报错之一就是“Device/symbol not found”而这个报错的根源往往不是封装没做而是Allegro不知道去哪里找封装。如果你每次新建工程都手动添加一遍封装库路径偶尔漏掉一个文件夹就会导入失败。更稳妥的做法是把自己常用的封装按类别放好在Allegro的User Preferences里设置好全局的psmpath和padpath然后把这个配置导出为env文件模板。新建工程时直接把模板env文件替换过去所有路径一次到位。另外如果团队成员之间会互相接手项目最好规定封装库的路径规则比如统一放在服务器的同一个文件夹下避免每个人本地都有一套自己的库。7.3 每次导入前做好版本存档很多工程师在导入网表前不做文件备份导入后发现不对劲想回退却发现没有存档。Allegro的Save As虽然可以存多个版本但如果你连续导入几次中间某个版本没存就无法回退了。我个人的习惯是每次导入网表前先把当前PCB文件存成带版本号的文件名比如“板卡名_V1.2_布局完成.brd”然后在导入后另存为“板卡名_V1.3_网表更新.brd”。这个方法不需要任何额外工具但能在关键时刻救你一命。7.4 关于Skill脚本和国产工具的补充聊到Allegro就绕不开Skill脚本。很多重复性操作——比如批量更新封装、批量反标、批量设置线宽约束——都可以通过Skill脚本一键完成。Cadence官方的Skill是Lisp语言的一个变种入门门槛不算高网上也有大量现成脚本可以打包使用。不过我不建议新手一上来就折腾Skill先把原生流程跑通等你对网表导入了如指掌了再考虑用脚本提升效率否则脚本出问题时你连手动操作都不会反而更痛苦。另外近年来国产EDA工具发展很快一些工具已经可以兼容导入Cadence的网表文件。这类工具在简单板卡设计上效率很高上手也快但在复杂高速设计上的生态成熟度还有差距——差分对约束、多板互连、信号完整性分析等方面Cadence体系仍然有明显优势。我的看法是工具选择永远取决于项目需求但作为工程师吃透一套主流工具的完整设计流程始终是基本功。网表导入这个环节虽然基础却是所有后续工作的起点值得花时间彻底搞明白。从我个人这些年做项目的体会来说OrCAD和Allegro这套组合之所以难上手很大程度上不是因为它功能复杂而是因为它的设计哲学和国产或入门级工具有很大差异——它把每个环节都拆得很细每一步都要求你明确知道自己在做什么。网表导入这个动作看似简单实际上牵涉到位号管理、封装库维护、版本兼容、属性同步、反标与ECO等一系列概念。把这些概念理解透了再去看Cadence相关的各种模块和工具会轻松很多。