1. 8槽PXIe背板到底难在哪先搞清楚设计对象PXIe背板这东西没做过的人觉得不就是一块插槽板子做过的人都知道它是个看起来简单、做起来要命的活。8个槽位意味着什么意味着一块板上要同时容纳1个系统槽加7个外设槽每个槽位都要走PCIe高速差分对、100MHz参考时钟、触发总线、星型触发、局部总线还要给每个槽位分配独立的电源和地。走线密度和信号完整性压力比普通工控背板高出一个量级。我接手这个项目的时候第一反应不是打开Allegro而是先把PXIe规范翻出来对着看。PXIe的机械尺寸、连接器选型、阻抗要求、走线长度匹配这些在规范里都有硬性规定不是你想怎么画就怎么画。8槽背板的典型架构是系统槽在左侧通常放控制器往右依次是7个外设槽。每个外设槽和系统槽之间要建立PCIe链路通常是x4或x8的配置具体取决于你的带宽需求。这里有个很多人一开始会忽略的点PXIe背板不是简单的点对点连接。系统槽到每个外设槽的PCIe链路是独立的但参考时钟、触发信号是广播式的需要等长分配到每个槽位。这就导致背板上的走线拓扑非常复杂顶层和底层要同时承载高速差分对和低速控制信号中间层要做完整的参考平面。我见过不少新手拿到PXIe背板项目直接按普通PCB的流程走先画原理图再布局结果到布线阶段发现根本走不通。原因很简单PXIe背板的布局约束是前置的连接器位置、槽间距、PCIe走线层分配这些必须在原理图阶段就确定下来否则后面改都改不动。注意PXIe背板的槽间距是规范固定的连接器型号也有明确要求选型阶段就要把机械尺寸和引脚定义确认清楚不然后面全白做。2. 原理图阶段就要想清楚的事连接器映射与网络规划2.1 连接器选型与引脚映射策略PXIe背板用的连接器不是随便选的。标准PXIe连接器分三段J1是PCIe高速信号段J2是低速信号和电源段J3是辅助信号段。8槽背板意味着你要在原理图里实例化8组连接器符号每组都要正确映射到对应的网络。我在OrCAD里做原理图的时候第一件事是建一个连接器引脚映射表。这个表不是给PCB看的是给我自己看的。因为PXIe连接器的引脚定义非常密集J1段有几十对差分信号J2段有电源、地、触发、时钟如果不在原理图阶段把每个引脚的归属理清楚后面导入Allegro之后网络名一多根本分不清哪个是哪个。具体做法是在OrCAD里为每个槽位创建一个独立的层次化模块模块内部把连接器的所有引脚按功能分组。PCIe发送对、接收对、参考时钟、触发信号、电源引脚各自用不同的网络命名前缀。比如系统槽的PCIe发送用SYS_TX0_P/N外设槽1的接收用PER1_RX0_P/N这样在Allegro里一眼就能看出信号走向。这里有个经验网络命名一定要有规律而且要在原理图阶段就定死。我见过有人用NET001、NET002这种自动编号到了PCB阶段查线查到崩溃。PXIe背板的网络数量轻松上千命名混乱等于给自己挖坑。2.2 电源网络的分割与去耦规划8槽PXIe背板的电源网络比普通板子复杂得多。每个槽位需要12V、3.3V、5V可选还有辅助电源。系统槽还要额外提供3.3Vaux。这些电源在背板上怎么分配、怎么去耦直接影响到每个槽位的供电质量。我的做法是在原理图阶段就把电源按槽位分区。每个槽位的电源引脚先经过一个独立的滤波网络再汇入背板的主电源平面。这样做的好处是某个槽位的负载波动不会通过电源平面耦合到其他槽位。PXIe规范对电源纹波有明确要求尤其是12V和3.3V纹波超标会导致高速链路误码率上升。去耦电容的配置也有讲究。每个槽位的连接器电源引脚附近要放足够数量的去耦电容通常是大容量钽电容加小容量陶瓷电容组合。我在原理图里给每个槽位预留了4个去耦电容位置实际布局时根据空间调整。这里不要省PXIe背板的电源完整性直接决定链路能不能跑稳。提示原理图阶段就要把电源平面的分割方案想好Allegro里再改平面分割会牵一发动全身尤其是已经布好线的情况下。2.3 参考时钟与触发信号的拓扑设计PXIe背板最容易被低估的部分是参考时钟和触发信号的分配。100MHz参考时钟要从系统槽广播到所有外设槽而且每个槽位的时钟走线长度要匹配。触发信号有8路星型触发和若干路点对点触发拓扑更复杂。在原理图阶段我用了一个时钟缓冲器芯片来驱动参考时钟。系统槽的时钟源先经过缓冲器然后分成8路等长走线到各个槽位。缓冲器的选型要注意抖动指标PXIe对参考时钟的抖动要求很严普通时钟缓冲器可能不满足。触发信号的拓扑我在原理图里用星型连接表示实际PCB上要走成菊花链或者星型取决于信号速率和数量。低速触发信号可以走菊花链高速触发必须走星型且等长。这些在原理图阶段就要标注清楚不然后面布线时容易搞混。3. 从OrCAD到Allegro网表导入与叠层设计3.1 网表导入前的检查清单原理图画完别急着导网表。我踩过的坑是OrCAD里封装名写错一个字母Allegro里就找不到对应的封装网表导入直接报错。PXIe背板的连接器封装不是标准库里的需要自己建或者从供应商那里拿。导入网表之前我会做这几件事第一检查所有元件的封装名是否和Allegro库里的封装名完全一致大小写敏感第二确认每个网络都有明确的驱动源和接收端没有悬空网络第三检查电源和地网络的命名是否统一避免出现VCC和3V3混用的情况。Allegro导入网表的时候如果报错说某个器件找不到不要慌。先看错误日志里是哪个器件然后去原理图里核对封装名。常见问题是原理图里用了R0603但Allegro库里叫RES_0603名字对不上就导不进去。3.2 8槽背板的叠层方案怎么定叠层设计是PXIe背板的核心。8槽背板的尺寸通常不小走线层数要够用同时要保证高速信号的参考平面完整。我用的方案是10层板具体叠层如下层号功能说明1顶层信号PCIe差分对、时钟2地平面完整地参考层3高速信号PCIe差分对4电源平面12V、3.3V分割5低速信号触发、控制信号6地平面完整地7低速信号触发、控制信号8电源平面5V、辅助电源9高速信号PCIe差分对10底层信号PCIe差分对、时钟这个叠层的关键在于高速信号层紧邻地平面保证回流路径最短。PCIe差分对的阻抗控制在85欧姆差分单端50欧姆。介质厚度和铜厚要根据阻抗要求反推我用的是Allegro的叠层编辑器来算输入目标阻抗和板材参数它会给出每层的介质厚度。这里有个细节PXIe背板的连接器区域通常需要背钻。因为连接器的引脚是压接的信号从连接器引脚进入PCB后如果过孔残桩太长会影响高速信号的完整性。背钻就是把过孔多余的铜壁钻掉减少残桩效应。8槽背板的PCIe信号速率如果是Gen38GT/s背钻是必须的。注意叠层方案一旦确定后面改的成本极高。建议在布局开始前就把叠层仿真做一遍确认阻抗和损耗满足要求。3.3 设计规则的前置设置Allegro的设计规则不是布线时才设的要在布局之前就配好。PXIe背板的规则包括线宽、间距、差分对规则、等长规则、过孔规则。差分对规则是重点。PCIe差分对的线宽和间距要根据阻抗要求设定通常线宽5mil、间距7mil左右具体看叠层。差分对内部的两根线要严格等长误差控制在5mil以内。差分对之间的间距要满足串扰要求通常至少3倍线宽。等长规则分两类差分对内等长和差分对间等长。对内等长是P和N的走线长度差越小越好对间等长是同一组PCIe链路的多对差分线之间的长度匹配比如x4链路有4对发送和4对接收这8对线的长度要匹配到一定范围内。我在Allegro里用Constraint Manager来管理这些规则。先建一个规则集把差分对的物理规则和间距规则设好然后分配给对应的网络。等长规则用Relative Propagation Delay来设指定一个目标长度和允许误差。4. 布局实战8个槽位怎么摆、高速链路怎么走4.1 连接器定位与槽位对齐PXIe背板的布局第一步是放连接器。8个槽位的连接器必须严格对齐槽间距是规范固定的。我在Allegro里先用Grid设置好槽间距然后把连接器符号一个个放上去确保X方向的位置精确。连接器放好之后系统槽的连接器要额外注意。系统槽通常需要更多的PCIe通道所以它的连接器可能和其他槽位不完全一样。我做的这个项目里系统槽是x8配置外设槽是x4配置所以系统槽的连接器J1段用了更多的差分对。槽位对齐之后要在板框上标注每个槽位的中心线方便后面布线时参考。PXIe背板的机械尺寸要求很严连接器位置偏一点插进去的板卡就可能接触不良。4.2 PCIe差分对的层分配与走线策略8槽背板的PCIe差分对数量很多系统槽到每个外设槽都有独立的链路。我的策略是顶层和底层走系统槽到外设槽1、2的链路中间层走外设槽3到7的链路。这样分配的原因是靠近系统槽的链路走表层路径短、过孔少远离系统槽的链路走内层虽然过孔多但内层有更好的参考平面。走线的时候差分对要尽量走直线避免不必要的拐弯。如果必须拐弯用45度角或者圆弧不要用90度直角。差分对换层的时候要在过孔附近放回流地过孔给回流电流提供最短路径。这里有个实操技巧Allegro里可以用Diff Pair模式同时走P和N保证两根线始终平行等距。走线过程中如果遇到障碍用Slide命令调整不要手动分开走否则等长很难保证。4.3 参考时钟与触发信号的等长处理参考时钟的等长要求比PCIe差分对还严。100MHz时钟从缓冲器到每个槽位的走线长度要匹配到±10mil以内。我在Allegro里用Delay Tune功能来做蛇形绕线把短的那几路绕长最终所有路长度一致。触发信号的等长要求相对宽松但也不能差太多。星型触发的各路走线长度差控制在±50mil以内。低速触发信号可以放宽到±100mil。等长处理的时候要注意蛇形绕线的间距要足够避免相邻绕线之间的串扰。通常绕线间距至少3倍线宽。另外蛇形绕线不要放在连接器引脚附近那里空间紧张绕不开。提示等长绕线会增加走线长度进而增加损耗。如果信号速率很高要在等长和损耗之间做权衡必要时用仿真确认。4.4 电源平面的分割与载流能力核算8槽背板的电源平面分割是个细致活。12V、3.3V、5V各自需要独立的平面区域而且每个槽位的电源引脚要从对应的平面取电。我在Allegro里用Split Plane功能来分割电源层分割线要避开高速信号过孔区域。载流能力核算经常被忽略。PXIe背板的12V电源要给8个槽位供电总电流可能达到几十安培。铜箔的载流能力跟厚度和宽度有关1盎司铜厚、100mil宽的走线大概能走3A左右。如果某个槽位的电流需求大电源平面的铜箔要加宽或者用多层并联。我一般会在电源入口处放一个电流检测电阻方便调试时测总电流。每个槽位的电源引脚附近放保险丝或者限流器件防止某个槽位短路拖垮整个背板。5. 布线后的验证DRC、仿真与光绘输出5.1 DRC检查与常见报错处理布线完成之后第一件事是跑DRC。Allegro的DRC会检查线宽、间距、过孔、等长等规则。PXIe背板常见的DRC报错有差分对间距不满足、等长误差超标、过孔残桩过长、电源平面分割间距不够。差分对间距报错通常是因为走线时遇到了障碍两根线被迫分开。解决办法是调整走线路径或者放宽该区域的间距规则如果仿真确认没问题。等长误差超标就回去重新绕线直到满足规则。过孔残桩的问题在DRC里可能不会直接报但仿真会发现。如果PCIe信号速率是Gen3以上建议对所有高速信号过孔做背钻背钻深度根据叠层和信号速率确定。5.2 信号完整性仿真的基本流程PXIe背板的信号完整性仿真不是可选项是必选项。我用的流程是从Allegro导出PCB的叠层和走线信息导入仿真工具设置激励源和接收端模型跑眼图仿真。仿真重点看几个指标插入损耗、回波损耗、串扰、眼高眼宽。PCIe Gen3的插入损耗在4GHz处通常要求小于-10dB回波损耗小于-10dB。如果仿真结果不满足要回去调整走线宽度、长度或者叠层。串扰是8槽背板的大问题因为走线密度高。仿真时要把相邻的差分对都考虑进去看最坏情况下的串扰是否在可接受范围内。如果串扰超标增加差分对之间的间距或者在相邻对之间加地线隔离。5.3 光绘文件输出与制造对接仿真通过之后就可以出光绘文件了。Allegro出光绘的流程是先设置好每层的Gerber参数然后生成Artwork。PXIe背板的光绘文件包括顶层、底层、内层信号、内层电源、地平面、阻焊、字符、钻孔文件。出光绘之前要检查几个东西钻孔文件里的过孔尺寸和叠层是否一致阻焊开窗是否覆盖了所有需要焊接的焊盘字符层是否清晰可读。我一般会先出一份PDF版的装配图自己核对一遍再发给板厂。跟板厂对接的时候要特别说明背钻要求。背钻不是所有板厂都能做要找有经验的。背钻的深度和孔径要在钻孔文件里标注清楚不然板厂可能按普通过孔处理。注意光绘文件输出后用CAM工具再检查一遍确认没有遗漏层、没有重复层、没有零尺寸的焊盘。6. 调试阶段上电、链路训练与问题排查6.1 上电顺序与电源测试板子回来之后不要直接插卡上电。先空板测电源用万用表测每个槽位的电源引脚对地阻抗确认没有短路。然后上电测各路电源的电压和纹波。PXIe背板的12V和3.3V纹波要控制在规范要求的范围内通常12V纹波小于120mV3.3V小于50mV。如果纹波超标先检查去耦电容是否焊接良好再检查电源平面的分割是否有问题。有时候纹波大是因为某个槽位的负载波动通过平面耦合过来了需要在那个槽位增加去耦。6.2 PCIe链路训练与常见故障电源正常之后插上系统槽控制器和外设卡上电看链路能不能训练成功。PCIe链路训练失败是常见问题原因可能有很多参考时钟不对、差分对极性反了、走线损耗太大、连接器接触不良。排查的时候先用示波器测参考时钟看频率和幅度是否正常。然后测PCIe差分对的信号看有没有明显的衰减或者畸变。如果信号看起来正常但链路训练还是失败检查差分对的P和N有没有接反。Allegro里可以在Constraint Manager里设置差分对的极性但有时候原理图里就接反了需要在PCB上交叉走线来纠正。6.3 触发信号与时钟的实测验证触发信号和参考时钟的实测验证经常被跳过但它们是PXIe背板正常工作的基础。我用示波器测每个槽位的参考时钟看频率是否准确、抖动是否在允许范围内。触发信号用逻辑分析仪测看各路触发是否能正常拉高拉低。如果某个槽位的时钟或者触发信号有问题先检查该槽位的连接器焊接再检查走线是否断线或者短路。有时候问题是连接器引脚虚焊肉眼看不出来需要用万用表逐脚测。7. 几个让我印象深刻的踩坑记录第一个坑是连接器封装建错了。PXIe连接器的引脚间距很小我在建封装的时候把引脚间距设大了0.1mm结果板子回来插不进去。后来重新建封装用供应商提供的尺寸图逐脚核对才解决问题。教训是连接器封装一定要用供应商的官方尺寸图不要自己估。第二个坑是差分对等长没做好。有一组PCIe链路的两对差分线长度差了30mil我以为在允许范围内结果链路训练不稳定偶尔掉线。后来重新绕线把误差控制在5mil以内链路就稳了。教训是等长规则要严格执行不要凭感觉放宽。第三个坑是电源平面分割太碎。为了给每个槽位独立供电我把电源平面分割成了很多小块结果地回流路径被切断高速信号质量下降。后来重新规划把地平面保持完整电源平面在连接器附近做局部隔离问题才解决。教训是地平面永远不要分割电源平面分割要谨慎。第四个坑是背钻深度没标清楚。板厂按默认深度背钻结果残桩还是太长高速信号损耗超标。后来在钻孔文件里明确标注了背钻深度并要求板厂提供背钻后的切片报告才确认合格。教训是背钻要求要写清楚并且要验证。8. 给第一次做PXIe背板的人几条实在建议如果你第一次做PXIe背板我的建议是先把规范读三遍把机械尺寸、连接器定义、阻抗要求、走线长度限制都搞清楚。然后找一个参考设计看看别人是怎么布局布线的。Allegro的官方文档和PXIe规范附录里都有参考设计虽然不一定完全适用你的项目但能给你很多启发。叠层方案不要自己拍脑袋定用仿真工具算。阻抗、损耗、串扰这些指标算一遍比猜十遍强。连接器封装一定要用官方尺寸图建好之后用3D视图检查一遍确认和实物一致。布线的时候先走高速差分对再走时钟和触发最后走低速控制和电源。高速信号优先保证低速信号可以绕。等长规则严格执行不要觉得差一点没关系差一点可能就是链路不稳定的原因。调试阶段要有耐心链路训练失败不要慌按电源、时钟、信号、连接器的顺序一步步排查。大部分问题都是焊接或者连接器接触不良真正走线设计有问题的反而是少数。最后PXIe背板的设计周期通常比较长从原理图到调试完成两三个月是正常的。不要赶工每一步都做扎实后面调试会轻松很多。 
长河君 · 2026/10/7 19:15:22 · 阅读 1.2k 8槽PXIe背板设计全流程：从原理图到Allegro布局布线实战
1. 8槽PXIe背板到底难在哪先搞清楚设计对象PXIe背板这东西没做过的人觉得不就是一块插槽板子做过的人都知道它是个看起来简单、做起来要命的活。8个槽位意味着什么意味着一块板上要同时容纳1个系统槽加7个外设槽每个槽位都要走PCIe高速差分对、100MHz参考时钟、触发总线、星型触发、局部总线还要给每个槽位分配独立的电源和地。走线密度和信号完整性压力比普通工控背板高出一个量级。我接手这个项目的时候第一反应不是打开Allegro而是先把PXIe规范翻出来对着看。PXIe的机械尺寸、连接器选型、阻抗要求、走线长度匹配这些在规范里都有硬性规定不是你想怎么画就怎么画。8槽背板的典型架构是系统槽在左侧通常放控制器往右依次是7个外设槽。每个外设槽和系统槽之间要建立PCIe链路通常是x4或x8的配置具体取决于你的带宽需求。这里有个很多人一开始会忽略的点PXIe背板不是简单的点对点连接。系统槽到每个外设槽的PCIe链路是独立的但参考时钟、触发信号是广播式的需要等长分配到每个槽位。这就导致背板上的走线拓扑非常复杂顶层和底层要同时承载高速差分对和低速控制信号中间层要做完整的参考平面。我见过不少新手拿到PXIe背板项目直接按普通PCB的流程走先画原理图再布局结果到布线阶段发现根本走不通。原因很简单PXIe背板的布局约束是前置的连接器位置、槽间距、PCIe走线层分配这些必须在原理图阶段就确定下来否则后面改都改不动。注意PXIe背板的槽间距是规范固定的连接器型号也有明确要求选型阶段就要把机械尺寸和引脚定义确认清楚不然后面全白做。2. 原理图阶段就要想清楚的事连接器映射与网络规划2.1 连接器选型与引脚映射策略PXIe背板用的连接器不是随便选的。标准PXIe连接器分三段J1是PCIe高速信号段J2是低速信号和电源段J3是辅助信号段。8槽背板意味着你要在原理图里实例化8组连接器符号每组都要正确映射到对应的网络。我在OrCAD里做原理图的时候第一件事是建一个连接器引脚映射表。这个表不是给PCB看的是给我自己看的。因为PXIe连接器的引脚定义非常密集J1段有几十对差分信号J2段有电源、地、触发、时钟如果不在原理图阶段把每个引脚的归属理清楚后面导入Allegro之后网络名一多根本分不清哪个是哪个。具体做法是在OrCAD里为每个槽位创建一个独立的层次化模块模块内部把连接器的所有引脚按功能分组。PCIe发送对、接收对、参考时钟、触发信号、电源引脚各自用不同的网络命名前缀。比如系统槽的PCIe发送用SYS_TX0_P/N外设槽1的接收用PER1_RX0_P/N这样在Allegro里一眼就能看出信号走向。这里有个经验网络命名一定要有规律而且要在原理图阶段就定死。我见过有人用NET001、NET002这种自动编号到了PCB阶段查线查到崩溃。PXIe背板的网络数量轻松上千命名混乱等于给自己挖坑。2.2 电源网络的分割与去耦规划8槽PXIe背板的电源网络比普通板子复杂得多。每个槽位需要12V、3.3V、5V可选还有辅助电源。系统槽还要额外提供3.3Vaux。这些电源在背板上怎么分配、怎么去耦直接影响到每个槽位的供电质量。我的做法是在原理图阶段就把电源按槽位分区。每个槽位的电源引脚先经过一个独立的滤波网络再汇入背板的主电源平面。这样做的好处是某个槽位的负载波动不会通过电源平面耦合到其他槽位。PXIe规范对电源纹波有明确要求尤其是12V和3.3V纹波超标会导致高速链路误码率上升。去耦电容的配置也有讲究。每个槽位的连接器电源引脚附近要放足够数量的去耦电容通常是大容量钽电容加小容量陶瓷电容组合。我在原理图里给每个槽位预留了4个去耦电容位置实际布局时根据空间调整。这里不要省PXIe背板的电源完整性直接决定链路能不能跑稳。提示原理图阶段就要把电源平面的分割方案想好Allegro里再改平面分割会牵一发动全身尤其是已经布好线的情况下。2.3 参考时钟与触发信号的拓扑设计PXIe背板最容易被低估的部分是参考时钟和触发信号的分配。100MHz参考时钟要从系统槽广播到所有外设槽而且每个槽位的时钟走线长度要匹配。触发信号有8路星型触发和若干路点对点触发拓扑更复杂。在原理图阶段我用了一个时钟缓冲器芯片来驱动参考时钟。系统槽的时钟源先经过缓冲器然后分成8路等长走线到各个槽位。缓冲器的选型要注意抖动指标PXIe对参考时钟的抖动要求很严普通时钟缓冲器可能不满足。触发信号的拓扑我在原理图里用星型连接表示实际PCB上要走成菊花链或者星型取决于信号速率和数量。低速触发信号可以走菊花链高速触发必须走星型且等长。这些在原理图阶段就要标注清楚不然后面布线时容易搞混。3. 从OrCAD到Allegro网表导入与叠层设计3.1 网表导入前的检查清单原理图画完别急着导网表。我踩过的坑是OrCAD里封装名写错一个字母Allegro里就找不到对应的封装网表导入直接报错。PXIe背板的连接器封装不是标准库里的需要自己建或者从供应商那里拿。导入网表之前我会做这几件事第一检查所有元件的封装名是否和Allegro库里的封装名完全一致大小写敏感第二确认每个网络都有明确的驱动源和接收端没有悬空网络第三检查电源和地网络的命名是否统一避免出现VCC和3V3混用的情况。Allegro导入网表的时候如果报错说某个器件找不到不要慌。先看错误日志里是哪个器件然后去原理图里核对封装名。常见问题是原理图里用了R0603但Allegro库里叫RES_0603名字对不上就导不进去。3.2 8槽背板的叠层方案怎么定叠层设计是PXIe背板的核心。8槽背板的尺寸通常不小走线层数要够用同时要保证高速信号的参考平面完整。我用的方案是10层板具体叠层如下层号功能说明1顶层信号PCIe差分对、时钟2地平面完整地参考层3高速信号PCIe差分对4电源平面12V、3.3V分割5低速信号触发、控制信号6地平面完整地7低速信号触发、控制信号8电源平面5V、辅助电源9高速信号PCIe差分对10底层信号PCIe差分对、时钟这个叠层的关键在于高速信号层紧邻地平面保证回流路径最短。PCIe差分对的阻抗控制在85欧姆差分单端50欧姆。介质厚度和铜厚要根据阻抗要求反推我用的是Allegro的叠层编辑器来算输入目标阻抗和板材参数它会给出每层的介质厚度。这里有个细节PXIe背板的连接器区域通常需要背钻。因为连接器的引脚是压接的信号从连接器引脚进入PCB后如果过孔残桩太长会影响高速信号的完整性。背钻就是把过孔多余的铜壁钻掉减少残桩效应。8槽背板的PCIe信号速率如果是Gen38GT/s背钻是必须的。注意叠层方案一旦确定后面改的成本极高。建议在布局开始前就把叠层仿真做一遍确认阻抗和损耗满足要求。3.3 设计规则的前置设置Allegro的设计规则不是布线时才设的要在布局之前就配好。PXIe背板的规则包括线宽、间距、差分对规则、等长规则、过孔规则。差分对规则是重点。PCIe差分对的线宽和间距要根据阻抗要求设定通常线宽5mil、间距7mil左右具体看叠层。差分对内部的两根线要严格等长误差控制在5mil以内。差分对之间的间距要满足串扰要求通常至少3倍线宽。等长规则分两类差分对内等长和差分对间等长。对内等长是P和N的走线长度差越小越好对间等长是同一组PCIe链路的多对差分线之间的长度匹配比如x4链路有4对发送和4对接收这8对线的长度要匹配到一定范围内。我在Allegro里用Constraint Manager来管理这些规则。先建一个规则集把差分对的物理规则和间距规则设好然后分配给对应的网络。等长规则用Relative Propagation Delay来设指定一个目标长度和允许误差。4. 布局实战8个槽位怎么摆、高速链路怎么走4.1 连接器定位与槽位对齐PXIe背板的布局第一步是放连接器。8个槽位的连接器必须严格对齐槽间距是规范固定的。我在Allegro里先用Grid设置好槽间距然后把连接器符号一个个放上去确保X方向的位置精确。连接器放好之后系统槽的连接器要额外注意。系统槽通常需要更多的PCIe通道所以它的连接器可能和其他槽位不完全一样。我做的这个项目里系统槽是x8配置外设槽是x4配置所以系统槽的连接器J1段用了更多的差分对。槽位对齐之后要在板框上标注每个槽位的中心线方便后面布线时参考。PXIe背板的机械尺寸要求很严连接器位置偏一点插进去的板卡就可能接触不良。4.2 PCIe差分对的层分配与走线策略8槽背板的PCIe差分对数量很多系统槽到每个外设槽都有独立的链路。我的策略是顶层和底层走系统槽到外设槽1、2的链路中间层走外设槽3到7的链路。这样分配的原因是靠近系统槽的链路走表层路径短、过孔少远离系统槽的链路走内层虽然过孔多但内层有更好的参考平面。走线的时候差分对要尽量走直线避免不必要的拐弯。如果必须拐弯用45度角或者圆弧不要用90度直角。差分对换层的时候要在过孔附近放回流地过孔给回流电流提供最短路径。这里有个实操技巧Allegro里可以用Diff Pair模式同时走P和N保证两根线始终平行等距。走线过程中如果遇到障碍用Slide命令调整不要手动分开走否则等长很难保证。4.3 参考时钟与触发信号的等长处理参考时钟的等长要求比PCIe差分对还严。100MHz时钟从缓冲器到每个槽位的走线长度要匹配到±10mil以内。我在Allegro里用Delay Tune功能来做蛇形绕线把短的那几路绕长最终所有路长度一致。触发信号的等长要求相对宽松但也不能差太多。星型触发的各路走线长度差控制在±50mil以内。低速触发信号可以放宽到±100mil。等长处理的时候要注意蛇形绕线的间距要足够避免相邻绕线之间的串扰。通常绕线间距至少3倍线宽。另外蛇形绕线不要放在连接器引脚附近那里空间紧张绕不开。提示等长绕线会增加走线长度进而增加损耗。如果信号速率很高要在等长和损耗之间做权衡必要时用仿真确认。4.4 电源平面的分割与载流能力核算8槽背板的电源平面分割是个细致活。12V、3.3V、5V各自需要独立的平面区域而且每个槽位的电源引脚要从对应的平面取电。我在Allegro里用Split Plane功能来分割电源层分割线要避开高速信号过孔区域。载流能力核算经常被忽略。PXIe背板的12V电源要给8个槽位供电总电流可能达到几十安培。铜箔的载流能力跟厚度和宽度有关1盎司铜厚、100mil宽的走线大概能走3A左右。如果某个槽位的电流需求大电源平面的铜箔要加宽或者用多层并联。我一般会在电源入口处放一个电流检测电阻方便调试时测总电流。每个槽位的电源引脚附近放保险丝或者限流器件防止某个槽位短路拖垮整个背板。5. 布线后的验证DRC、仿真与光绘输出5.1 DRC检查与常见报错处理布线完成之后第一件事是跑DRC。Allegro的DRC会检查线宽、间距、过孔、等长等规则。PXIe背板常见的DRC报错有差分对间距不满足、等长误差超标、过孔残桩过长、电源平面分割间距不够。差分对间距报错通常是因为走线时遇到了障碍两根线被迫分开。解决办法是调整走线路径或者放宽该区域的间距规则如果仿真确认没问题。等长误差超标就回去重新绕线直到满足规则。过孔残桩的问题在DRC里可能不会直接报但仿真会发现。如果PCIe信号速率是Gen3以上建议对所有高速信号过孔做背钻背钻深度根据叠层和信号速率确定。5.2 信号完整性仿真的基本流程PXIe背板的信号完整性仿真不是可选项是必选项。我用的流程是从Allegro导出PCB的叠层和走线信息导入仿真工具设置激励源和接收端模型跑眼图仿真。仿真重点看几个指标插入损耗、回波损耗、串扰、眼高眼宽。PCIe Gen3的插入损耗在4GHz处通常要求小于-10dB回波损耗小于-10dB。如果仿真结果不满足要回去调整走线宽度、长度或者叠层。串扰是8槽背板的大问题因为走线密度高。仿真时要把相邻的差分对都考虑进去看最坏情况下的串扰是否在可接受范围内。如果串扰超标增加差分对之间的间距或者在相邻对之间加地线隔离。5.3 光绘文件输出与制造对接仿真通过之后就可以出光绘文件了。Allegro出光绘的流程是先设置好每层的Gerber参数然后生成Artwork。PXIe背板的光绘文件包括顶层、底层、内层信号、内层电源、地平面、阻焊、字符、钻孔文件。出光绘之前要检查几个东西钻孔文件里的过孔尺寸和叠层是否一致阻焊开窗是否覆盖了所有需要焊接的焊盘字符层是否清晰可读。我一般会先出一份PDF版的装配图自己核对一遍再发给板厂。跟板厂对接的时候要特别说明背钻要求。背钻不是所有板厂都能做要找有经验的。背钻的深度和孔径要在钻孔文件里标注清楚不然板厂可能按普通过孔处理。注意光绘文件输出后用CAM工具再检查一遍确认没有遗漏层、没有重复层、没有零尺寸的焊盘。6. 调试阶段上电、链路训练与问题排查6.1 上电顺序与电源测试板子回来之后不要直接插卡上电。先空板测电源用万用表测每个槽位的电源引脚对地阻抗确认没有短路。然后上电测各路电源的电压和纹波。PXIe背板的12V和3.3V纹波要控制在规范要求的范围内通常12V纹波小于120mV3.3V小于50mV。如果纹波超标先检查去耦电容是否焊接良好再检查电源平面的分割是否有问题。有时候纹波大是因为某个槽位的负载波动通过平面耦合过来了需要在那个槽位增加去耦。6.2 PCIe链路训练与常见故障电源正常之后插上系统槽控制器和外设卡上电看链路能不能训练成功。PCIe链路训练失败是常见问题原因可能有很多参考时钟不对、差分对极性反了、走线损耗太大、连接器接触不良。排查的时候先用示波器测参考时钟看频率和幅度是否正常。然后测PCIe差分对的信号看有没有明显的衰减或者畸变。如果信号看起来正常但链路训练还是失败检查差分对的P和N有没有接反。Allegro里可以在Constraint Manager里设置差分对的极性但有时候原理图里就接反了需要在PCB上交叉走线来纠正。6.3 触发信号与时钟的实测验证触发信号和参考时钟的实测验证经常被跳过但它们是PXIe背板正常工作的基础。我用示波器测每个槽位的参考时钟看频率是否准确、抖动是否在允许范围内。触发信号用逻辑分析仪测看各路触发是否能正常拉高拉低。如果某个槽位的时钟或者触发信号有问题先检查该槽位的连接器焊接再检查走线是否断线或者短路。有时候问题是连接器引脚虚焊肉眼看不出来需要用万用表逐脚测。7. 几个让我印象深刻的踩坑记录第一个坑是连接器封装建错了。PXIe连接器的引脚间距很小我在建封装的时候把引脚间距设大了0.1mm结果板子回来插不进去。后来重新建封装用供应商提供的尺寸图逐脚核对才解决问题。教训是连接器封装一定要用供应商的官方尺寸图不要自己估。第二个坑是差分对等长没做好。有一组PCIe链路的两对差分线长度差了30mil我以为在允许范围内结果链路训练不稳定偶尔掉线。后来重新绕线把误差控制在5mil以内链路就稳了。教训是等长规则要严格执行不要凭感觉放宽。第三个坑是电源平面分割太碎。为了给每个槽位独立供电我把电源平面分割成了很多小块结果地回流路径被切断高速信号质量下降。后来重新规划把地平面保持完整电源平面在连接器附近做局部隔离问题才解决。教训是地平面永远不要分割电源平面分割要谨慎。第四个坑是背钻深度没标清楚。板厂按默认深度背钻结果残桩还是太长高速信号损耗超标。后来在钻孔文件里明确标注了背钻深度并要求板厂提供背钻后的切片报告才确认合格。教训是背钻要求要写清楚并且要验证。8. 给第一次做PXIe背板的人几条实在建议如果你第一次做PXIe背板我的建议是先把规范读三遍把机械尺寸、连接器定义、阻抗要求、走线长度限制都搞清楚。然后找一个参考设计看看别人是怎么布局布线的。Allegro的官方文档和PXIe规范附录里都有参考设计虽然不一定完全适用你的项目但能给你很多启发。叠层方案不要自己拍脑袋定用仿真工具算。阻抗、损耗、串扰这些指标算一遍比猜十遍强。连接器封装一定要用官方尺寸图建好之后用3D视图检查一遍确认和实物一致。布线的时候先走高速差分对再走时钟和触发最后走低速控制和电源。高速信号优先保证低速信号可以绕。等长规则严格执行不要觉得差一点没关系差一点可能就是链路不稳定的原因。调试阶段要有耐心链路训练失败不要慌按电源、时钟、信号、连接器的顺序一步步排查。大部分问题都是焊接或者连接器接触不良真正走线设计有问题的反而是少数。最后PXIe背板的设计周期通常比较长从原理图到调试完成两三个月是正常的。不要赶工每一步都做扎实后面调试会轻松很多。