如果你做过以太网相关产品一定对“PHY”这个芯片不陌生。这个小小的芯片夹在MCU/CPU的MAC控制器和网口变压器之间干着编码、解码、时钟恢复、信号整形这类脏活累活。很多工程师画原理图时习惯直接抄参考设计结果打样回来不是协商不上就是千兆掉成百兆甚至出现偶发性丢包。这篇文章不聊空泛的理论直接以一套千兆以太网PHY的PCB原理图设计为主线从接口选型、原理图细节、PCB布线到设备树配置、调试排障把你可能踩的坑提前告诉你。文章适合正在做硬件设计的工程师、刚接触嵌入式网络开发的同事以及在学校做板级设计的同学参考。核心思路可以概括成一句话理解了MAC与PHY的接口关系、电源时钟与MDI耦合电路、PCB阻抗与等长控制这三件事千兆以太网PHY设计就成功了一大半。1. 先想清楚接口再画原理图千兆PHY系统的整体设计很多人拿到PHY芯片的参考设计第一反应是“照着画不就行了”其实这是最大的坑。参考设计给的只是芯片能工作的最小系统而你的产品要用什么接口和MAC对接、工作在哪个速率、由谁提供时钟这些都需要在设计原理图之前确定下来。1.1 MAC和PHY的分工与数据通路以太网通信里MAC媒体访问控制和PHY物理层收发器是两个完全不同的角色。MAC负责数据帧的封装、地址过滤、流量控制它处理的是“逻辑层面”的数据而PHY负责把MAC送来的并行数据变成串行比特流经过编码后送到网线上同时负责载波监听、冲突检测、自协商等物理层任务。以最常见的千兆系统为例数据通路大概是这样的CPU内部的MAC通过RGMII或SGMII接口把数据交给PHY芯片PHY芯片将数据编码后通过MDI媒体相关接口差分对送到隔离变压器再经RJ45连接器和网线传到对端。反过来接收方向也是同样的路径只是方向相反。理解了这条链路你就会明白原理图设计时为什么特别强调“串行差分部分的阻抗一致性”和“并行接口部分的时序匹配”。数据在PHY内部已经经历了并串转换任何一处阻抗不连续或时序偏差都会直接影响信号质量轻则增加误码率重则直接掉链路。1.2 接口选型RGMII、SGMII怎么选SGMII IP核必须配置成MAC模式MAC和PHY之间的接口有好几种MII、RMII、GMII、RGMII、SGMII。MII和GMII引脚太多在千兆产品上已经很少用了。目前主流的两种是RGMIIReduced Gigabit Media Independent Interface用4根数据线DDR方式在上升沿和下降沿各采一次配合TX_CLK、RX_CLK、TX_CTL、RX_CTL一共12根信号。优点是引脚少、PCB好走线缺点是时序裕量比较紧张通常需要加delay。SGMIISerial Gigabit Media Independent Interface采用1对1.25Gbps差分串行信号加上MDC/MDIO管理信号一共就4~6根线。引脚更少抗干扰能力更强通常在交换芯片或者FPGA上用得比较多。这里有一个非常关键的坑要提醒你如果你的MAC侧用的是FPGA内部集成的SGMII IP核那么IP核配置成“MAC模式”还是“PHY模式”会直接影响后续和PHY芯片的连接方式。当SGMII IP核和外部PHY芯片一起使用时必须把IP核配置成MAC模式。道理很简单SGMII接口天生是MAC和PHY对接的IP核扮演的是MAC角色外部PHY芯片扮演的是PHY角色反过来接、或者两端都配成同一种角色协商链路根本建立不起来。爱思助手官网我以前调试一款FPGA板卡时就因为忽略了这一点白白浪费了一天时间最后查IP核配置才发现问题。选型建议上如果MCU本身带有RGMII接口且速率要求就是1Gbps那么RGMII是成本最低的方案如果板子空间紧张、信号链路较长、或者你用的是交换芯片/FPGASGMII往往是更好的选择。至于芯片品牌一线大厂的PHY芯片资料齐全、生态成熟但近年来国产PHY芯片发展也很快很多型号兼容主流封装的pin-to-pin设计寄存器表、参考设计、BOM清单等全套资料都有提供项目选型时可以重点考虑既能规避供应链风险又能降低成本。2. 原理图设计核心每个引脚都是一个坑把接口类型定下来之后就可以开始画原理图了。PHY芯片看起来引脚不多也不算复杂但每一个功能引脚都藏着设计细节。我根据自己的设计经验把原理图拆成电源、时钟、MDI接口、管理/配置/复位电路这几部分来逐个说明。2.1 电源树设计内核供电、IO供电与去耦电容布局PHY芯片通常有多个电源域常见的有1.0V内核电压、1.8V或2.5V的IO电压、以及3.3V的模拟电压和变压器中心抽头电压。以比较常见的千兆PHY为例电源分配建议如下电源域典型电压主要用途注意事项VDDCR1.0V/1.1V数字内核逻辑电流较大需要稳定的低纹波电源VDDIO1.8V/2.5V/3.3VRGMII/SGMII接口电平必须与MAC侧电平匹配VDDA3.3VPHY内部模拟电路纹波敏感需要磁珠隔离VDDT3.3V或2.5VMDI变压器中心抽头与变压器引脚配合提供共模偏置电源设计第一条铁律每个电源引脚旁边至少要放一个0.1uF的高频去耦电容同时根据功耗再配一颗10uF左右的储能电容。0.1uF电容要尽量靠近芯片电源引脚过孔到电容再到引脚的环路要短否则高频噪声滤不干净直接表现为PHY的接收灵敏度下降。第二条铁律模拟电源和数字电源要分开走。VDDA这类模拟供电可以用磁珠或者RC滤波后单独供给避免数字开关噪声串进去。我见过一块板子VDDA直接和数字3.3V共用结果百兆下一切正常千兆下丢包率一路飙升拿示波器测电源纹波才发现噪声已经超过了规格书允许的范围。第三条铁律注意上电时序。部分PHY芯片要求内核电压先于IO电压上电或者要求两者基本同时上电否则芯片可能进入异常状态。严格来说你可以用电源监控芯片或者简单的RC延时电路来保证时序更稳妥的办法是查一下芯片数据手册里的“Power Sequencing”章节别偷懒跳过。2.2 时钟电路25MHz晶振的负载电容与时钟精度千兆以太网PHY对时钟的要求非常高因为PHY要从接收到的数据流中恢复时钟如果本地参考时钟精度不够加上长时间运行的温度漂移很容易出现失步或误码。绝大多数PHY都需要一个25MHz的参考时钟可选的方案有两种一种是外部有源晶振直接输入另一种是采用无源晶振加芯片内部振荡器。我个人更推荐用无源晶振加两个负载电容的方案成本低相位噪声表现也不错但要注意负载电容的计算。以常见的并联谐振电路为例晶振规格书上会给出一个等效负载电容CLPCB走线和引脚本身会贡献大约2~5pF的寄生电容因此外接电容的经验值一般取CL的两倍上下再减去寄生电容。比如CL为18pF时两个外接电容各取33pF左右是常规起点。不过不同厂家晶振的特性略有差异最好用频率计实测一下调整电容使系统上电后实际频率误差不超过±30ppm。时钟走线也要注意尽量短、远离干扰源在晶振下方铺地铜并打上过孔形成隔离。我曾经见过一块板子把25MHz晶振放在了电源电感的正下方结果示波器一测时钟上叠加了明显的开关毛刺PHY总是间歇性掉线。2.3 MDI差分接口与隔离变压器电压型/电流型PHY的区别MDI接口就是PHY芯片和网口变压器之间的那一对差分信号线。这里有两个经常被混淆的概念电压型PHY和电流型PHY。通俗地说电压型PHY的MDI输出引脚内部是一个电压源驱动的推挽结构输出信号幅度相对稳定通常对变压器中心抽头的偏置方式是“电压偏置”也就是变压器中心抽头直接接电源而电流型PHY内部更像是电流源驱动输出信号幅度由外部电阻和电流决定中心抽头偏置方式往往要求通过电阻接到电源有的甚至要求接电容到地具体以芯片数据手册为准。选型时要注意电压型和电流型PHY的接口电路不能盲目照搬。如果你把电流型PHY的参考设计用在电压型PHY上常见的结果是信号幅度偏高、辐射增大、接收端过驱反过来则可能信号幅度不足远端设备无法正确识别。画原理图前务必确认芯片规格书中MDI接口的等效电路图然后对症下药。隔离变压器的作用有三个一是电气隔离让网线和设备地之间没有直流联系二是共模抑制变压器对差分信号来说是通路对共模干扰来说是高阻三是阻抗变换把PHY侧的内部阻抗变换到100Ω差分去匹配网线特性阻抗。变压器选型时注意速率等级千兆系统要选支持1Gbps的变压器比如1:1的10/100/1000M自适应网络变压器。如果RJ45连接器自带变压器即集成网络变压器座的RJ45原理图会省事很多但要注意内部连线方向和抽头处理。2.4 管理接口、配置引脚、复位电路、状态LEDMDC和MDIO是PHY的管理接口用来读写PHY内部寄存器。MDC是管理时钟MDIO是管理数据。这两根线一般由MAC侧提供设计时通常需要加上拉电阻保证MDIO空闲时为高电平。MDC的频率不要超过数据手册允许范围否则读写时序容易出错。PHY芯片的硬件配置引脚是让工程师“用电阻来编程”的地方。比较常见的配置内容包括PHY地址通常通过一组上下拉电阻配置比如地址5就对应某个引脚组合注意避免与同一条MDIO总线上其他PHY地址冲突。工作模式有的芯片可以通过引脚选择强制1000M、100M还是自协商以及选择全双工/半双工。时钟源选择是用外部晶振还是由MAC提供时钟。接口模式选择RGMII还是SGMII有的芯片是双接口型号。配置引脚在原理图上看起来就是几个上拉/下拉电阻但千万别随意取值。有些引脚内部有默认上下拉外部电阻需要足够强才能覆盖默认值否则芯片读取到的配置就和你预期的不一样。我一般会用1kΩ~4.7kΩ的上拉或下拉电阻并预留0Ω电阻位方便调试时修改。复位电路方面PHY的复位信号要求低电平有效通常用一个简单的RC复位电路就能满足要求但要注意复位释放时间必须晚于电源稳定时间。如果MCU有GPIO可以控制PHY复位更推荐用软件复位的方式这样在调试时可以通过复位PHY来恢复异常状态非常实用。复位引脚不要忘记加上拉电阻让芯片在上电默认状态下处于运行状态避免悬空导致误复位。状态LED不是PHY功能的核心但产品交互上少不了。多数PHY有专门的LED驱动引脚可以配置成link状态指示、收发活动指示、速率指示等。原理图上需要根据LED驱动能力决定是否串联限流电阻一般2~4mA的电流就足够驱动普通贴片LED串联电阻按电源电压-LED压降/目标电流估算即可。3. PCB布局布线的实操要点原理图画完真正的硬仗在PCB阶段。千兆以太网PHY的信号频率虽然不至于像PCIe、USB3.0那样极端但1Gbps速率下信号上升沿往往只有亚纳秒级别PCB上的分布参数已经不能忽略。我的经验是布局布线时把MDI差分对和RGMII/SGMII这两组信号当成高速信号来对待才能保证量产稳定。3.1 层叠设计与阻抗控制四层板是千兆以太网设计最常见的选择推荐层叠为TOP信号、L2完整地平面、L3电源平面、BOTTOM信号。如果板子上还有其他高速接口或者对EMC要求较高可以考虑六层板在电源和地之间再增加一层地平面来提供更好的回流路径。关键阻抗要求MDI差分信号100Ω差分阻抗。SGMII差分信号100Ω差分阻抗。RGMII单端信号50Ω单端阻抗由MAC或PHY驱动时按50Ω控制即可。层叠设计时要让差分走线参考的相邻层是完整的地平面不要在差分线下方走电源或跨越分割区域。阻抗能不能做到目标值取决于线宽、线距、介质厚度和介电常数。这里给一个经验估算法以FR4板材、1.6mm板厚、四层板L1-L2介质厚度约0.1~0.2mm为例表层100Ω差分对线宽/线距大致在5mil/8mil左右但每家板厂的叠层参数不同强烈建议在做板前让PCB厂家提供阻抗计算表或者直接指定阻抗值由板厂微调线宽。自己计算的话可以用嘉立创EDA、SaturnPCB等软件里的阻抗计算工具输入叠层参数来反推线宽。3.2 MDI差分走线的3W原则与等长控制MDI差分对是PHY到变压器再到RJ45的传输路径这条路径上的信号模拟特性直接决定了以太网链路的质量。实用布线的关键点包括对内等长同一对差分线如TX_P和TX_N的长度差控制在5mil以内越短越好。差分信号本来应该是完全对称的如果两线长度差过大就会产生共模分量增加辐射。对间等长不同对之间比如四对线的长度差不特意控制也可以但在做千兆时建议把四对线的走线长度控制在±20mil以内减少SKEW。间距要求同一对差分线之间的间距在整个走线过程中要保持恒定不要忽大忽小不同对之间的间距至少遵循3W原则即间距≥3倍线宽避免串扰。参考平面差分线下方的地平面要连续不要在差分走线下方开槽或者有分割缝。一旦跨越了分割的参考平面回流信号就要绕道走形成的回路面积增大EMI也会明显变差。过孔使用尽量少打过孔一个过孔就是一个阻抗不连续点。实在避免不了时可以在过孔旁边加一个地过孔提供就近回流减少共模转换。除了走线本身PHY芯片到变压器之间的走线要尽量短变压器的摆放位置要离RJ45近变压器到RJ45的走线同样按差分规则控制。布局上PHY、变压器、RJ45三者尽量放在同一侧形成一条直线的信号通路避免信号在板子里绕大圈。3.3 RGMII/SGMII布线的差异与关键注意点RGMII是并行DDR接口虽然没有MDI那么“模拟”但时序要求同样不能轻视。关键点有两个第一分组等长。RGMII的TX_CLK与TXD[3:0]、TX_CTL属于TX组RX_CLK与RXD[3:0]、RX_CTL属于RX组。组内长度差尽量控制在±50mil以内最重要的是时钟和对应数据信号之间的长度匹配。如果长度差太大时钟沿和数据到达PHY的时间差会超出建立保持时间窗口。第二注意RGMII的delay。RGMII协议本身是源同步接口MAC和PHY之间需要有一方提供延时来保证数据在时钟的上升沿/下降沿都能被正确采样。很多PHY可以在软件上配置TX/RX delay或者通过引脚配置来增加内部延时。如果原理图上没有预留配置手段调试时会非常被动。设备树里常见的“rgmii-id”含义就是MAC在和PHY通信时收发方向都启用内部延迟后面设备树配置部分我会再展开。SGMII走线则相对轻松一些1.25Gbps的串行差分信号布线要求类似MDI100Ω差分阻抗、等长、尽量减少过孔。SGMII的参考时钟一般由PHY提供或者由MAC输出要保证差分时钟质量。另外SGMII在FPGA方案里经常做内部IP核到引脚再到PHY芯片的走线注意IP核的引脚分配要尽量紧凑避免跨BANK导致参考电压不一致。3.4 布局分区、接地与PCB工艺、散热布局布线的整体原则可以归纳为“分区分割、单点互联”。具体来说数字区和模拟区要分开。PHY芯片、逻辑控制部分的数字电路布置在一侧MDI接口、变压器、RJ45这些涉及模拟信号和对外接口的部分布置在另一侧中间用滤波器件磁珠、共模电感隔开。接地策略上对于单板回流来说我推荐整板采用统一的接地方案不做物理分割。很多人看到原理图里有AGND和DGND就急着在PCB上把它们切开但真正干净的做法是在原理图层面通过磁珠或0Ω电阻将模拟地和数字地单点连接PCB上保持完整的地平面让所有信号的回流路径都依赖完整地平面而不是靠人为切割地平面。这样既避免了跨分割问题也符合高速设计常理。电源布局要靠近引脚去耦电容形成电源→电容→芯片引脚的紧凑环路。电源平面划分时要为每种电压预留足够面积避免过孔把电源平面切碎。PCB工艺方面常规FR4即可满足千兆以太网需求不需要昂贵的低损耗板材。走线宽度可以参考行业通用标准1oz铜厚下1mm线宽大约能过1A电流但具体还要根据允许温升和走线长度来调整高电流电源走线要加宽或者铺铜处理。PCB面板厚1.6mm是常规规格如果做阻抗控制叠层厚度直接影响阻抗计算具体以板厂叠层表为准。散热也是一个容易被忽略的细节。PHY芯片功耗虽然不大但长时间满载运行结温还是要关注。PCB布局时为PHY芯片下方预留散热过孔和铺铜区域热量可以通过过孔传导到底层铜皮进行扩散。如果产品外壳是密闭的建议在芯片附近增加散热铜皮面积有条件的话加上导热垫与外壳接触。4. 软件侧的“另一半”PHY设备树配置与调试硬件画完焊接完接下来就是让系统认到PHY、并把它跑起来。在内核为Linux、平台为ARM/SoC的嵌入式产品中设备树Device Tree是硬件配置的主要手段。很多硬件工程师觉得软件不归自己管但在状态需要两边配合时硬件懂一点软件配置会方便很多。4.1 设备树中的PHY地址、接口类型与delay配置设备树中与PHY相关的主要节点是“mdio”节点或者其他名字的总线节点以及挂在它下面的PHY节点。配置要点如下PHY地址比如“reg 5;”表示该PHY在MDIO总线上的地址是5必须与原理图中的硬件配置引脚一致。接口类型在MAC节点中通过“phy-mode”属性指定常见值包括“rgmii”、“rgmii-id”、“sgmii”等。delay配置如果PHY芯片支持内部延时并且你希望由MAC或PHY来完成RGMII的时钟偏移可以设置为“rgmii-id”通常表示收发都加delay如果只加一边则用“rgmii-txid”或“rgmii-rxid”。这个字段如果配置错了最典型的症状是链路能link上、PHY能读到状态但网络ping不通或丢包严重因为数据采样点没对准。一个典型的设备树片段大概长这样mac0 { status okay; phy-mode rgmii-id; phy-handle eth_phy; mdio { #address-cells 1; #size-cells 0; eth_phy: ethernet-phy5 { reg 5; /* 可选指定PHY驱动让内核加载对应的驱动 */ }; }; };需要注意的是不同厂商的SoC设备树写法略有差异但核心要素就是“phy-mode”和“phy-handle”以及PHY节点的reg地址。调试时如果发现PHY没有识别先用“ls /sys/bus/mdio_bus/devices/”看看PHY有没有被扫描到再回头检查地址和走线。4.2 网卡驱动与MDIO总线初始化标准Linux内核中PHY驱动和MAC驱动是独立模块。MDIO总线往往由MAC驱动注册然后MDIO总线会去扫描总线上每个地址如果某个地址上能读到PHY的ID寄存器就自动为该PHY匹配驱动。这个过程不需要太多人工干预但前提是MDC/MDIO引脚复用要配置正确引脚复用不对总线根本没法通信。PHY的复位引脚要保证在驱动加载前已经释放否则扫描时会读不到PHY ID。如果PHY连接到了外部时钟源一定要保证时钟已经稳定。我曾经在调试时遇到PHY ID时而能读到、时而读不到最后定位到是复位释放太快PHY还没完成初始化驱动就开始了MDIO通信。如果MDIO总线上有多个PHY通过设备树可以给PHY指定驱动、中断、复位GPIO等属性。特别说一下复位GPIO标准方式是设备树phy节点里加“reset-gpios”属性这样内核在PHY初始化时自动拉低再拉高复位引脚比在板级驱动里手动操作可靠得多。4.3 ethtool与mii-tool 实战排查系统跑起来后最常用的调试工具是ethtool和mii-tool。ethtool功能更全可以用它查看协商状态、设置速率、查看统计信息、抓取PHY状态。常用命令示例# 查看网卡状态、协商速率、双工模式 ethtool eth0 # 查看链接统计信息重点关注rx_errors、tx_errors、rx_crc_errors ethtool -S eth0 # 强制设置百兆全双工调试用不建议长期使用 ethtool -s eth0 speed 100 duplex full # 查看MDIO总线上的PHY地址信息 mii-tool -v eth0排查问题时第一件事是看“ethtool eth0”的输出是否已经是“1000baseT-Full”如果协商结果显示百兆甚至十兆问题大概率出在硬件链路质量或者PHY配置上。第二件事是看错误计数“rx_crc_errors”和“rx_errors”异常增加时优先检查MDI差分走线、变压器连接、电源噪声这三个方向。软件配置有时候也会引起这种问题比如tx/rx delay加错位置导致采样错误但那种情况通常一上来就连不上而不是错误缓慢增加。5. 常见问题与排查技巧实录做硬件调试不怕出问题怕的是没有排查思路。下面我把这几年在千兆PHY调试中遇到的典型问题整理成一张速查表后面再补充几个容易忽略的细节。5.1 常见问题快速对照表现象可能原因排查方向网口灯不亮link始终downPHY供电、时钟、复位异常量电源电压和纹波测25MHz晶振波形确认复位电平MDIO读不到PHY IDMDC/MDIO引脚复用错误、上拉缺失、PHY地址配置冲突用示波器抓MDC/MDIO波形确认地址上下拉电阻能link上百兆但千兆上不去MDI差分对不合格、变压器带宽不够、时钟精度差检查差分对等长和阻抗更换千兆等级变压器测时钟频偏link正常ping不通或丢包RGMII延时配置错误、电源噪声干扰、走线串扰检查phy-mode配置测量RGMII时钟与数据波形相位检查电源纹波传输速率不稳定偶发断链连接器接触不良、变压器焊锡虚焊、静电损伤重新焊接检查加强ESD/TVS保护查看rx_crc_errors计数强干扰环境下误码率高PCB接地不合理、屏蔽没做好、电源滤波不足确认完整地平面检查外壳接地加强电源去耦5.2 实测波形检查与信号完整性排查当你怀疑PHY信号质量有问题时条件允许的情况下用示波器或差分探头实测是最好的办法。优先级建议是先看电源波形特别是1.0V内核供电纹波要小于几十毫伏不要有明显开关噪声。再看时钟波形25MHz晶振的频率偏差和幅度是否正常上升沿是否干净。然后看MDI差分波形网线接对端设备持续ping包时MDI差分信号应当有清晰的眼图。示波器没有眼图功能也没关系看波形幅度、上升时间、过冲是否符合预期以及信号在传输过程中是否有明显振铃。最后看RGMII/SGMII波形对比TX时钟和TX数据的关系时钟的上升沿和下降沿都应该落在数据稳定的区域内。如果软件加了delay还要确认delay后的采样点是否处于数据的中央位置。千万不要跳过第一步直接抓高频信号。很多千兆信号问题的根源都是电源不干净高频信号表现异常只是表象。电源纹波过大的排查方向是去耦电容容量是否足够、位置是否合理、磁珠选型是否合适。5.3 几个容易被忽略的细节这里分享几个我在实际项目里踩过、且比较隐蔽的坑变压器中心抽头的偏置电压没接对。不同PHY对变压器中心抽头的接法要求不一样有的接3.3V有的接2.5V有的需要通过电阻接电源有的还要对地接电容。接错了最直观的表现是信号幅度不对link可能能建立但是传输质量很差。PHY地址和MDIO总线上其他器件地址重叠。有时候板上不只有一颗PHY还有交换机芯片或其他MDIO设备地址重叠会导致寄存器读写互相干扰表现出来就是PHY ID时而正常时而错误。RGMII的RX和TX方向搞反了。有些PHY的接口命名可能和MAC侧的命名不完全一致比如MAC侧的TXD对应PHY侧的RXD。原理图连接时如果只看信号名没看方向画错之后只能飞线相当痛苦。建议连线时画一个简单的MAC-PHY引脚对应表方向逐一核对。复位电路在低温下时间不够。RC复位电路在低温时电容充电变慢如果RC时间常数设计得刚好卡在规格附近低温下可能PHY还没完成初始化就开始了配置导致link异常。复位RC时间常数建议比规格要求大2~3倍留足裕量。做一个千兆以太网PHY设计本质上是在“接口逻辑”和“模拟信号质量”之间找平衡。原理图阶段把电源、时钟、MDI耦合、配置引脚这些细节想清楚PCB阶段把阻抗、等长、分区、接地落到实处软件配置阶段把设备树、delay、管理接口调对整条链路就稳了。这套流程我反复用了很多次每次都能快速定位到问题希望也能给你的项目带来一些帮助。 
长河君 · 2026/10/7 5:38:49 · 阅读 1.2k 千兆以太网PHY硬件设计全流程：接口、原理图、PCB与调试
如果你做过以太网相关产品一定对“PHY”这个芯片不陌生。这个小小的芯片夹在MCU/CPU的MAC控制器和网口变压器之间干着编码、解码、时钟恢复、信号整形这类脏活累活。很多工程师画原理图时习惯直接抄参考设计结果打样回来不是协商不上就是千兆掉成百兆甚至出现偶发性丢包。这篇文章不聊空泛的理论直接以一套千兆以太网PHY的PCB原理图设计为主线从接口选型、原理图细节、PCB布线到设备树配置、调试排障把你可能踩的坑提前告诉你。文章适合正在做硬件设计的工程师、刚接触嵌入式网络开发的同事以及在学校做板级设计的同学参考。核心思路可以概括成一句话理解了MAC与PHY的接口关系、电源时钟与MDI耦合电路、PCB阻抗与等长控制这三件事千兆以太网PHY设计就成功了一大半。1. 先想清楚接口再画原理图千兆PHY系统的整体设计很多人拿到PHY芯片的参考设计第一反应是“照着画不就行了”其实这是最大的坑。参考设计给的只是芯片能工作的最小系统而你的产品要用什么接口和MAC对接、工作在哪个速率、由谁提供时钟这些都需要在设计原理图之前确定下来。1.1 MAC和PHY的分工与数据通路以太网通信里MAC媒体访问控制和PHY物理层收发器是两个完全不同的角色。MAC负责数据帧的封装、地址过滤、流量控制它处理的是“逻辑层面”的数据而PHY负责把MAC送来的并行数据变成串行比特流经过编码后送到网线上同时负责载波监听、冲突检测、自协商等物理层任务。以最常见的千兆系统为例数据通路大概是这样的CPU内部的MAC通过RGMII或SGMII接口把数据交给PHY芯片PHY芯片将数据编码后通过MDI媒体相关接口差分对送到隔离变压器再经RJ45连接器和网线传到对端。反过来接收方向也是同样的路径只是方向相反。理解了这条链路你就会明白原理图设计时为什么特别强调“串行差分部分的阻抗一致性”和“并行接口部分的时序匹配”。数据在PHY内部已经经历了并串转换任何一处阻抗不连续或时序偏差都会直接影响信号质量轻则增加误码率重则直接掉链路。1.2 接口选型RGMII、SGMII怎么选SGMII IP核必须配置成MAC模式MAC和PHY之间的接口有好几种MII、RMII、GMII、RGMII、SGMII。MII和GMII引脚太多在千兆产品上已经很少用了。目前主流的两种是RGMIIReduced Gigabit Media Independent Interface用4根数据线DDR方式在上升沿和下降沿各采一次配合TX_CLK、RX_CLK、TX_CTL、RX_CTL一共12根信号。优点是引脚少、PCB好走线缺点是时序裕量比较紧张通常需要加delay。SGMIISerial Gigabit Media Independent Interface采用1对1.25Gbps差分串行信号加上MDC/MDIO管理信号一共就4~6根线。引脚更少抗干扰能力更强通常在交换芯片或者FPGA上用得比较多。这里有一个非常关键的坑要提醒你如果你的MAC侧用的是FPGA内部集成的SGMII IP核那么IP核配置成“MAC模式”还是“PHY模式”会直接影响后续和PHY芯片的连接方式。当SGMII IP核和外部PHY芯片一起使用时必须把IP核配置成MAC模式。道理很简单SGMII接口天生是MAC和PHY对接的IP核扮演的是MAC角色外部PHY芯片扮演的是PHY角色反过来接、或者两端都配成同一种角色协商链路根本建立不起来。爱思助手官网我以前调试一款FPGA板卡时就因为忽略了这一点白白浪费了一天时间最后查IP核配置才发现问题。选型建议上如果MCU本身带有RGMII接口且速率要求就是1Gbps那么RGMII是成本最低的方案如果板子空间紧张、信号链路较长、或者你用的是交换芯片/FPGASGMII往往是更好的选择。至于芯片品牌一线大厂的PHY芯片资料齐全、生态成熟但近年来国产PHY芯片发展也很快很多型号兼容主流封装的pin-to-pin设计寄存器表、参考设计、BOM清单等全套资料都有提供项目选型时可以重点考虑既能规避供应链风险又能降低成本。2. 原理图设计核心每个引脚都是一个坑把接口类型定下来之后就可以开始画原理图了。PHY芯片看起来引脚不多也不算复杂但每一个功能引脚都藏着设计细节。我根据自己的设计经验把原理图拆成电源、时钟、MDI接口、管理/配置/复位电路这几部分来逐个说明。2.1 电源树设计内核供电、IO供电与去耦电容布局PHY芯片通常有多个电源域常见的有1.0V内核电压、1.8V或2.5V的IO电压、以及3.3V的模拟电压和变压器中心抽头电压。以比较常见的千兆PHY为例电源分配建议如下电源域典型电压主要用途注意事项VDDCR1.0V/1.1V数字内核逻辑电流较大需要稳定的低纹波电源VDDIO1.8V/2.5V/3.3VRGMII/SGMII接口电平必须与MAC侧电平匹配VDDA3.3VPHY内部模拟电路纹波敏感需要磁珠隔离VDDT3.3V或2.5VMDI变压器中心抽头与变压器引脚配合提供共模偏置电源设计第一条铁律每个电源引脚旁边至少要放一个0.1uF的高频去耦电容同时根据功耗再配一颗10uF左右的储能电容。0.1uF电容要尽量靠近芯片电源引脚过孔到电容再到引脚的环路要短否则高频噪声滤不干净直接表现为PHY的接收灵敏度下降。第二条铁律模拟电源和数字电源要分开走。VDDA这类模拟供电可以用磁珠或者RC滤波后单独供给避免数字开关噪声串进去。我见过一块板子VDDA直接和数字3.3V共用结果百兆下一切正常千兆下丢包率一路飙升拿示波器测电源纹波才发现噪声已经超过了规格书允许的范围。第三条铁律注意上电时序。部分PHY芯片要求内核电压先于IO电压上电或者要求两者基本同时上电否则芯片可能进入异常状态。严格来说你可以用电源监控芯片或者简单的RC延时电路来保证时序更稳妥的办法是查一下芯片数据手册里的“Power Sequencing”章节别偷懒跳过。2.2 时钟电路25MHz晶振的负载电容与时钟精度千兆以太网PHY对时钟的要求非常高因为PHY要从接收到的数据流中恢复时钟如果本地参考时钟精度不够加上长时间运行的温度漂移很容易出现失步或误码。绝大多数PHY都需要一个25MHz的参考时钟可选的方案有两种一种是外部有源晶振直接输入另一种是采用无源晶振加芯片内部振荡器。我个人更推荐用无源晶振加两个负载电容的方案成本低相位噪声表现也不错但要注意负载电容的计算。以常见的并联谐振电路为例晶振规格书上会给出一个等效负载电容CLPCB走线和引脚本身会贡献大约2~5pF的寄生电容因此外接电容的经验值一般取CL的两倍上下再减去寄生电容。比如CL为18pF时两个外接电容各取33pF左右是常规起点。不过不同厂家晶振的特性略有差异最好用频率计实测一下调整电容使系统上电后实际频率误差不超过±30ppm。时钟走线也要注意尽量短、远离干扰源在晶振下方铺地铜并打上过孔形成隔离。我曾经见过一块板子把25MHz晶振放在了电源电感的正下方结果示波器一测时钟上叠加了明显的开关毛刺PHY总是间歇性掉线。2.3 MDI差分接口与隔离变压器电压型/电流型PHY的区别MDI接口就是PHY芯片和网口变压器之间的那一对差分信号线。这里有两个经常被混淆的概念电压型PHY和电流型PHY。通俗地说电压型PHY的MDI输出引脚内部是一个电压源驱动的推挽结构输出信号幅度相对稳定通常对变压器中心抽头的偏置方式是“电压偏置”也就是变压器中心抽头直接接电源而电流型PHY内部更像是电流源驱动输出信号幅度由外部电阻和电流决定中心抽头偏置方式往往要求通过电阻接到电源有的甚至要求接电容到地具体以芯片数据手册为准。选型时要注意电压型和电流型PHY的接口电路不能盲目照搬。如果你把电流型PHY的参考设计用在电压型PHY上常见的结果是信号幅度偏高、辐射增大、接收端过驱反过来则可能信号幅度不足远端设备无法正确识别。画原理图前务必确认芯片规格书中MDI接口的等效电路图然后对症下药。隔离变压器的作用有三个一是电气隔离让网线和设备地之间没有直流联系二是共模抑制变压器对差分信号来说是通路对共模干扰来说是高阻三是阻抗变换把PHY侧的内部阻抗变换到100Ω差分去匹配网线特性阻抗。变压器选型时注意速率等级千兆系统要选支持1Gbps的变压器比如1:1的10/100/1000M自适应网络变压器。如果RJ45连接器自带变压器即集成网络变压器座的RJ45原理图会省事很多但要注意内部连线方向和抽头处理。2.4 管理接口、配置引脚、复位电路、状态LEDMDC和MDIO是PHY的管理接口用来读写PHY内部寄存器。MDC是管理时钟MDIO是管理数据。这两根线一般由MAC侧提供设计时通常需要加上拉电阻保证MDIO空闲时为高电平。MDC的频率不要超过数据手册允许范围否则读写时序容易出错。PHY芯片的硬件配置引脚是让工程师“用电阻来编程”的地方。比较常见的配置内容包括PHY地址通常通过一组上下拉电阻配置比如地址5就对应某个引脚组合注意避免与同一条MDIO总线上其他PHY地址冲突。工作模式有的芯片可以通过引脚选择强制1000M、100M还是自协商以及选择全双工/半双工。时钟源选择是用外部晶振还是由MAC提供时钟。接口模式选择RGMII还是SGMII有的芯片是双接口型号。配置引脚在原理图上看起来就是几个上拉/下拉电阻但千万别随意取值。有些引脚内部有默认上下拉外部电阻需要足够强才能覆盖默认值否则芯片读取到的配置就和你预期的不一样。我一般会用1kΩ~4.7kΩ的上拉或下拉电阻并预留0Ω电阻位方便调试时修改。复位电路方面PHY的复位信号要求低电平有效通常用一个简单的RC复位电路就能满足要求但要注意复位释放时间必须晚于电源稳定时间。如果MCU有GPIO可以控制PHY复位更推荐用软件复位的方式这样在调试时可以通过复位PHY来恢复异常状态非常实用。复位引脚不要忘记加上拉电阻让芯片在上电默认状态下处于运行状态避免悬空导致误复位。状态LED不是PHY功能的核心但产品交互上少不了。多数PHY有专门的LED驱动引脚可以配置成link状态指示、收发活动指示、速率指示等。原理图上需要根据LED驱动能力决定是否串联限流电阻一般2~4mA的电流就足够驱动普通贴片LED串联电阻按电源电压-LED压降/目标电流估算即可。3. PCB布局布线的实操要点原理图画完真正的硬仗在PCB阶段。千兆以太网PHY的信号频率虽然不至于像PCIe、USB3.0那样极端但1Gbps速率下信号上升沿往往只有亚纳秒级别PCB上的分布参数已经不能忽略。我的经验是布局布线时把MDI差分对和RGMII/SGMII这两组信号当成高速信号来对待才能保证量产稳定。3.1 层叠设计与阻抗控制四层板是千兆以太网设计最常见的选择推荐层叠为TOP信号、L2完整地平面、L3电源平面、BOTTOM信号。如果板子上还有其他高速接口或者对EMC要求较高可以考虑六层板在电源和地之间再增加一层地平面来提供更好的回流路径。关键阻抗要求MDI差分信号100Ω差分阻抗。SGMII差分信号100Ω差分阻抗。RGMII单端信号50Ω单端阻抗由MAC或PHY驱动时按50Ω控制即可。层叠设计时要让差分走线参考的相邻层是完整的地平面不要在差分线下方走电源或跨越分割区域。阻抗能不能做到目标值取决于线宽、线距、介质厚度和介电常数。这里给一个经验估算法以FR4板材、1.6mm板厚、四层板L1-L2介质厚度约0.1~0.2mm为例表层100Ω差分对线宽/线距大致在5mil/8mil左右但每家板厂的叠层参数不同强烈建议在做板前让PCB厂家提供阻抗计算表或者直接指定阻抗值由板厂微调线宽。自己计算的话可以用嘉立创EDA、SaturnPCB等软件里的阻抗计算工具输入叠层参数来反推线宽。3.2 MDI差分走线的3W原则与等长控制MDI差分对是PHY到变压器再到RJ45的传输路径这条路径上的信号模拟特性直接决定了以太网链路的质量。实用布线的关键点包括对内等长同一对差分线如TX_P和TX_N的长度差控制在5mil以内越短越好。差分信号本来应该是完全对称的如果两线长度差过大就会产生共模分量增加辐射。对间等长不同对之间比如四对线的长度差不特意控制也可以但在做千兆时建议把四对线的走线长度控制在±20mil以内减少SKEW。间距要求同一对差分线之间的间距在整个走线过程中要保持恒定不要忽大忽小不同对之间的间距至少遵循3W原则即间距≥3倍线宽避免串扰。参考平面差分线下方的地平面要连续不要在差分走线下方开槽或者有分割缝。一旦跨越了分割的参考平面回流信号就要绕道走形成的回路面积增大EMI也会明显变差。过孔使用尽量少打过孔一个过孔就是一个阻抗不连续点。实在避免不了时可以在过孔旁边加一个地过孔提供就近回流减少共模转换。除了走线本身PHY芯片到变压器之间的走线要尽量短变压器的摆放位置要离RJ45近变压器到RJ45的走线同样按差分规则控制。布局上PHY、变压器、RJ45三者尽量放在同一侧形成一条直线的信号通路避免信号在板子里绕大圈。3.3 RGMII/SGMII布线的差异与关键注意点RGMII是并行DDR接口虽然没有MDI那么“模拟”但时序要求同样不能轻视。关键点有两个第一分组等长。RGMII的TX_CLK与TXD[3:0]、TX_CTL属于TX组RX_CLK与RXD[3:0]、RX_CTL属于RX组。组内长度差尽量控制在±50mil以内最重要的是时钟和对应数据信号之间的长度匹配。如果长度差太大时钟沿和数据到达PHY的时间差会超出建立保持时间窗口。第二注意RGMII的delay。RGMII协议本身是源同步接口MAC和PHY之间需要有一方提供延时来保证数据在时钟的上升沿/下降沿都能被正确采样。很多PHY可以在软件上配置TX/RX delay或者通过引脚配置来增加内部延时。如果原理图上没有预留配置手段调试时会非常被动。设备树里常见的“rgmii-id”含义就是MAC在和PHY通信时收发方向都启用内部延迟后面设备树配置部分我会再展开。SGMII走线则相对轻松一些1.25Gbps的串行差分信号布线要求类似MDI100Ω差分阻抗、等长、尽量减少过孔。SGMII的参考时钟一般由PHY提供或者由MAC输出要保证差分时钟质量。另外SGMII在FPGA方案里经常做内部IP核到引脚再到PHY芯片的走线注意IP核的引脚分配要尽量紧凑避免跨BANK导致参考电压不一致。3.4 布局分区、接地与PCB工艺、散热布局布线的整体原则可以归纳为“分区分割、单点互联”。具体来说数字区和模拟区要分开。PHY芯片、逻辑控制部分的数字电路布置在一侧MDI接口、变压器、RJ45这些涉及模拟信号和对外接口的部分布置在另一侧中间用滤波器件磁珠、共模电感隔开。接地策略上对于单板回流来说我推荐整板采用统一的接地方案不做物理分割。很多人看到原理图里有AGND和DGND就急着在PCB上把它们切开但真正干净的做法是在原理图层面通过磁珠或0Ω电阻将模拟地和数字地单点连接PCB上保持完整的地平面让所有信号的回流路径都依赖完整地平面而不是靠人为切割地平面。这样既避免了跨分割问题也符合高速设计常理。电源布局要靠近引脚去耦电容形成电源→电容→芯片引脚的紧凑环路。电源平面划分时要为每种电压预留足够面积避免过孔把电源平面切碎。PCB工艺方面常规FR4即可满足千兆以太网需求不需要昂贵的低损耗板材。走线宽度可以参考行业通用标准1oz铜厚下1mm线宽大约能过1A电流但具体还要根据允许温升和走线长度来调整高电流电源走线要加宽或者铺铜处理。PCB面板厚1.6mm是常规规格如果做阻抗控制叠层厚度直接影响阻抗计算具体以板厂叠层表为准。散热也是一个容易被忽略的细节。PHY芯片功耗虽然不大但长时间满载运行结温还是要关注。PCB布局时为PHY芯片下方预留散热过孔和铺铜区域热量可以通过过孔传导到底层铜皮进行扩散。如果产品外壳是密闭的建议在芯片附近增加散热铜皮面积有条件的话加上导热垫与外壳接触。4. 软件侧的“另一半”PHY设备树配置与调试硬件画完焊接完接下来就是让系统认到PHY、并把它跑起来。在内核为Linux、平台为ARM/SoC的嵌入式产品中设备树Device Tree是硬件配置的主要手段。很多硬件工程师觉得软件不归自己管但在状态需要两边配合时硬件懂一点软件配置会方便很多。4.1 设备树中的PHY地址、接口类型与delay配置设备树中与PHY相关的主要节点是“mdio”节点或者其他名字的总线节点以及挂在它下面的PHY节点。配置要点如下PHY地址比如“reg 5;”表示该PHY在MDIO总线上的地址是5必须与原理图中的硬件配置引脚一致。接口类型在MAC节点中通过“phy-mode”属性指定常见值包括“rgmii”、“rgmii-id”、“sgmii”等。delay配置如果PHY芯片支持内部延时并且你希望由MAC或PHY来完成RGMII的时钟偏移可以设置为“rgmii-id”通常表示收发都加delay如果只加一边则用“rgmii-txid”或“rgmii-rxid”。这个字段如果配置错了最典型的症状是链路能link上、PHY能读到状态但网络ping不通或丢包严重因为数据采样点没对准。一个典型的设备树片段大概长这样mac0 { status okay; phy-mode rgmii-id; phy-handle eth_phy; mdio { #address-cells 1; #size-cells 0; eth_phy: ethernet-phy5 { reg 5; /* 可选指定PHY驱动让内核加载对应的驱动 */ }; }; };需要注意的是不同厂商的SoC设备树写法略有差异但核心要素就是“phy-mode”和“phy-handle”以及PHY节点的reg地址。调试时如果发现PHY没有识别先用“ls /sys/bus/mdio_bus/devices/”看看PHY有没有被扫描到再回头检查地址和走线。4.2 网卡驱动与MDIO总线初始化标准Linux内核中PHY驱动和MAC驱动是独立模块。MDIO总线往往由MAC驱动注册然后MDIO总线会去扫描总线上每个地址如果某个地址上能读到PHY的ID寄存器就自动为该PHY匹配驱动。这个过程不需要太多人工干预但前提是MDC/MDIO引脚复用要配置正确引脚复用不对总线根本没法通信。PHY的复位引脚要保证在驱动加载前已经释放否则扫描时会读不到PHY ID。如果PHY连接到了外部时钟源一定要保证时钟已经稳定。我曾经在调试时遇到PHY ID时而能读到、时而读不到最后定位到是复位释放太快PHY还没完成初始化驱动就开始了MDIO通信。如果MDIO总线上有多个PHY通过设备树可以给PHY指定驱动、中断、复位GPIO等属性。特别说一下复位GPIO标准方式是设备树phy节点里加“reset-gpios”属性这样内核在PHY初始化时自动拉低再拉高复位引脚比在板级驱动里手动操作可靠得多。4.3 ethtool与mii-tool 实战排查系统跑起来后最常用的调试工具是ethtool和mii-tool。ethtool功能更全可以用它查看协商状态、设置速率、查看统计信息、抓取PHY状态。常用命令示例# 查看网卡状态、协商速率、双工模式 ethtool eth0 # 查看链接统计信息重点关注rx_errors、tx_errors、rx_crc_errors ethtool -S eth0 # 强制设置百兆全双工调试用不建议长期使用 ethtool -s eth0 speed 100 duplex full # 查看MDIO总线上的PHY地址信息 mii-tool -v eth0排查问题时第一件事是看“ethtool eth0”的输出是否已经是“1000baseT-Full”如果协商结果显示百兆甚至十兆问题大概率出在硬件链路质量或者PHY配置上。第二件事是看错误计数“rx_crc_errors”和“rx_errors”异常增加时优先检查MDI差分走线、变压器连接、电源噪声这三个方向。软件配置有时候也会引起这种问题比如tx/rx delay加错位置导致采样错误但那种情况通常一上来就连不上而不是错误缓慢增加。5. 常见问题与排查技巧实录做硬件调试不怕出问题怕的是没有排查思路。下面我把这几年在千兆PHY调试中遇到的典型问题整理成一张速查表后面再补充几个容易忽略的细节。5.1 常见问题快速对照表现象可能原因排查方向网口灯不亮link始终downPHY供电、时钟、复位异常量电源电压和纹波测25MHz晶振波形确认复位电平MDIO读不到PHY IDMDC/MDIO引脚复用错误、上拉缺失、PHY地址配置冲突用示波器抓MDC/MDIO波形确认地址上下拉电阻能link上百兆但千兆上不去MDI差分对不合格、变压器带宽不够、时钟精度差检查差分对等长和阻抗更换千兆等级变压器测时钟频偏link正常ping不通或丢包RGMII延时配置错误、电源噪声干扰、走线串扰检查phy-mode配置测量RGMII时钟与数据波形相位检查电源纹波传输速率不稳定偶发断链连接器接触不良、变压器焊锡虚焊、静电损伤重新焊接检查加强ESD/TVS保护查看rx_crc_errors计数强干扰环境下误码率高PCB接地不合理、屏蔽没做好、电源滤波不足确认完整地平面检查外壳接地加强电源去耦5.2 实测波形检查与信号完整性排查当你怀疑PHY信号质量有问题时条件允许的情况下用示波器或差分探头实测是最好的办法。优先级建议是先看电源波形特别是1.0V内核供电纹波要小于几十毫伏不要有明显开关噪声。再看时钟波形25MHz晶振的频率偏差和幅度是否正常上升沿是否干净。然后看MDI差分波形网线接对端设备持续ping包时MDI差分信号应当有清晰的眼图。示波器没有眼图功能也没关系看波形幅度、上升时间、过冲是否符合预期以及信号在传输过程中是否有明显振铃。最后看RGMII/SGMII波形对比TX时钟和TX数据的关系时钟的上升沿和下降沿都应该落在数据稳定的区域内。如果软件加了delay还要确认delay后的采样点是否处于数据的中央位置。千万不要跳过第一步直接抓高频信号。很多千兆信号问题的根源都是电源不干净高频信号表现异常只是表象。电源纹波过大的排查方向是去耦电容容量是否足够、位置是否合理、磁珠选型是否合适。5.3 几个容易被忽略的细节这里分享几个我在实际项目里踩过、且比较隐蔽的坑变压器中心抽头的偏置电压没接对。不同PHY对变压器中心抽头的接法要求不一样有的接3.3V有的接2.5V有的需要通过电阻接电源有的还要对地接电容。接错了最直观的表现是信号幅度不对link可能能建立但是传输质量很差。PHY地址和MDIO总线上其他器件地址重叠。有时候板上不只有一颗PHY还有交换机芯片或其他MDIO设备地址重叠会导致寄存器读写互相干扰表现出来就是PHY ID时而正常时而错误。RGMII的RX和TX方向搞反了。有些PHY的接口命名可能和MAC侧的命名不完全一致比如MAC侧的TXD对应PHY侧的RXD。原理图连接时如果只看信号名没看方向画错之后只能飞线相当痛苦。建议连线时画一个简单的MAC-PHY引脚对应表方向逐一核对。复位电路在低温下时间不够。RC复位电路在低温时电容充电变慢如果RC时间常数设计得刚好卡在规格附近低温下可能PHY还没完成初始化就开始了配置导致link异常。复位RC时间常数建议比规格要求大2~3倍留足裕量。做一个千兆以太网PHY设计本质上是在“接口逻辑”和“模拟信号质量”之间找平衡。原理图阶段把电源、时钟、MDI耦合、配置引脚这些细节想清楚PCB阶段把阻抗、等长、分区、接地落到实处软件配置阶段把设备树、delay、管理接口调对整条链路就稳了。这套流程我反复用了很多次每次都能快速定位到问题希望也能给你的项目带来一些帮助。