1. 先从原理说起无源晶振和有源晶振的性格差异干PCB设计这行的人几乎没人敢说自己没在晶振上栽过跟头。要么是板上明明按参考设计画的偏偏就是不起振要么是产品量产了一批板子低温环境下时钟跑偏整批返工。老实说晶振这玩意儿看着就两个或四个引脚原理也不复杂但布局上的讲究比绝大多数人想象中多得多。尤其当你手头既要处理无源晶振又要处理有源晶振时如果还用同一套思路去摆迟早要出问题。很多人会把晶振布局笼统地当成一件事来做其实这是最大的误区。无源晶振晶体谐振器Crystal和有源晶振晶体振荡器Oscillator在内部结构上就有着本质区别无源晶振只是一个石英晶体片自身不具备振荡能力必须依靠芯片内部的振荡电路配合外围匹配电容才能起振而有源晶振则把石英晶体和振荡电路打包封装在了一起接上电源就能直接输出规整的时钟信号。这两种晶振的工作方式不同决定了它们在PCB布局上的关注点完全不同。无源晶振的布局核心在匹配——匹配电容怎么放、走线怎么对称、芯片引脚到晶振的距离怎么控制每一步都在影响起振的可靠性和频率的准确性。有源晶振的布局核心在干净——电源要干净、输出要干净、地回路要干净因为它自己内部已经在干活了外部环境反而更容易干扰它。这个差异不理解清楚后面所有的布局技巧都是空中楼阁。我见过有人把无源晶振的两个匹配电容放在晶振的同一侧结果频率偏差超出规格也见过有人给有源晶振的输出端加了一长串走线不处理阻抗结果时钟沿上全是振铃直接把后级的通信芯片搞到误码。这些都是没搞懂晶振性格导致的典型翻车现场。接下来的5个布局技巧我按无源晶振怎么摆、有源晶振怎么摆、两者共同的坑怎么躲的逻辑来讲每个技巧都会解释背后的原理最后用两个我实际排查过的案例收尾。内容不追求面面俱到但一定保证你照着做能少走弯路。2. 布局技巧一匹配电容与晶振的距离决定起振的成败2.1 为什么无源晶振必须配电容无源晶振自己不会振荡它需要芯片内部的反相放大器配合外部谐振回路才能工作。这个谐振回路里除了晶振本身就是两颗负载电容习惯上叫匹配电容。这两颗电容的作用是和晶振一起构成谐振回路并决定晶振实际工作在哪个频率点上。这里有个关键参数叫负载电容CL它不是一个固定值而是晶振厂家规定的一个设计目标。选电容的公式是CL (C1 × C2) / (C1 C2) C寄生其中C寄生包括芯片引脚电容、PCB走线寄生电容一般估算2~5pF。如果两颗匹配电容都选相同值C那么上式简化为CL C/2 C寄生举个例子某MCU外接8MHz无源晶振规格书上标的CL是12pF。估算寄生电容约3pF那么匹配电容C 2 × (12 - 3) 18pF。很多人一上来就焊两颗20pF也不是不能用但频率精度就会略微偏离标称值。要求高的场合比如USB通信、CAN总线频率偏差可能导致通信不稳定。2.2 匹配电容的摆放位置与对称性要求理解了电容的作用你就能明白为什么匹配电容的布局不是随便放的。这两颗电容必须尽可能靠近晶振的两个引脚并且从晶振引脚到电容的走线必须等长、对称。为什么要求对称因为晶振的两个引脚接的是内部振荡回路的两端任何一侧的电学参数不对称都会导致振荡波形正负半周不对称进而影响频率稳定度。我在实际项目中测量过当一侧走线比另一侧长5mm以上时起振时间会明显变长极端情况下甚至出现起振困难的症状。具体操作建议如下匹配电容放在晶振引脚的正下方或紧邻引脚的位置走线越短越好建议单侧走线不超过3mm。两颗电容到晶振引脚的走线要保持镜像对称不要一颗走直线、另一颗绕一圈。电容的地端通过过孔直接打到主地平面过孔尽量靠近电容焊盘避免形成过长的地尾巴。晶振本体和匹配电容之间不要穿插其他信号线尤其是不要走数字信号线或电源线。2.3 一个实测距离的对比案例我去年做一个工业控制板MCU外接16MHz晶振第一次布局图里工程师把匹配电容放在了晶振外侧大约8mm的位置理由是那边空间更宽松。结果板子回来之后用示波器测量起振波形发现从使能时钟到波形稳定花了将近12ms而规格书上要求的是不超过3ms。虽然功能上勉强能用但每次上电都像在赌运气环境一冷就更容易启动失败。后来把电容移到晶振引脚正下方走线压到2mm以内起振时间降到约1.2ms问题彻底消失。这个案例非常典型地说明电容离晶振的距离不是差不多就行的事而是直接影响起振裕量的关键参数。提示做晶振布局时我个人的习惯是先摆晶振本体再以晶振引脚为圆心、半径2mm范围内规划匹配电容的位置。如果这个范围内放不下那就该考虑调整器件排列而不是硬塞。3. 布局技巧二晶振下方到底铺地还是挖空实测数据说话3.1 两种主流做法的争论PCB设计中关于晶振下方是否要铺地一直是个争论不休的话题。一方认为晶振下方铺铜接地可以起到屏蔽作用阻挡来自板内其他区域的干扰另一方认为晶振下方必须挖空即所有层都不走铜否则寄生电容改变会导致频率偏移。先给结论这个问题的答案取决于你的晶振是哪种类型以及PCB叠层结构是什么样的。对于无源晶振晶振本体两端的焊盘下面就是匹配电容和走线晶振底部的铜箔会与晶振金属外壳如果有接地脚或晶振引脚之间形成寄生电容。这种寄生电容会并入谐振回路从而改变实际振荡频率。所以传统观点认为无源晶振下方应避免铺铜以减小不确定的寄生参数。但对于有源晶振情况完全不同。有源晶振内部已经封装好了振荡电路外部只需要供电和取信号它的外壳通常接地。晶振下方的铺地反而能提供更好的散热和屏蔽减少对外辐射和外部对它的干扰。3.2 四层板中的实际测试数据我做过一个四层板设计叠层为L1信号、L2地、L3电源、L4信号MCU用到一颗25MHz无源晶振。当时做了两个版本的试验板区别仅在晶振正下方的L2层A版本保留完整地平面B版本在晶振正下方挖空了一个直径8mm的圆形区域。用频谱仪对比测试结果测试项A版本铺地B版本挖空谐振频率偏移15ppm3ppm起振时间1.8ms1.5ms近场辐射强度100MHz附近低明显偏高数据很直观晶振下方的地会影响频率精度但同时也抑制了辐射。B版本虽然频率更准但近场辐射大了不少在EMC测试中差点超标。3.3 我的推荐做法综合多个项目的经验我推荐分场景处理无源晶振且频率高于24MHz晶振下方保持挖空减少对频率的影响。辐射问题通过外围包地、远离板边等额外手段解决。无源晶振且频率较低如32.768kHz铺地与挖空对频率的影响差距很小优先考虑铺地屏蔽增强抗干扰能力。有源晶振一律铺地同时在外壳下方放置多个地过孔既增强散热又提高屏蔽效果。另外还有一个容易忽略的细节晶振下方的走线。即使决定铺地也要确保晶振正下方的所有信号层不要走任何其他信号线。哪怕晶振是放在顶层第三层如果有一条高速信号线经过晶振下方这条信号线的高频分量会通过层间耦合干扰晶振的振荡严重时直接导致时钟抖动。注意这里说的铺地/挖空指的是晶振正下方的铜皮处理不包含晶振周围区域的包地。周围区域的包地做法我在后面第四个技巧里详细讲。4. 布局技巧三时钟线的包地、过孔与串扰控制4.1 时钟线是高危信号晶振产生的时钟信号尤其是高频时钟几十MHz以上上升沿很陡其中包含的高次谐波成分异常丰富。这段从晶振到芯片引脚的走线以及从芯片引脚到负载芯片的时钟线都是PCB上名副其实的高危信号。很多设计师只关注到晶振本身的布局忽略了晶振到MCU引脚这段走线的重要性。实际上这段走线既承担着信号传输的功能又是晶振谐振回路的一部分在无源晶振场景下。如果这段走线过长或绕路会让谐振回路的等效阻抗变大降低振荡裕量。时钟线布局的原则可以总结为短、直、宽、净。短走线尽量短减少延时和寄生参数。直不要走直角或多次换层避免阻抗突变。宽在保证不短路的前提下时钟走线可以比其他信号线略宽比如常规线宽5mil时钟线用8~10mil降低电感效应。净走线两侧和下方预留足够的净空区域不被其他信号线干扰。4.2 包地的具体做法时钟线的包地处理操作其实不复杂但有几个细节很多人做不对。先在时钟线两侧放置地线地铜皮或地过孔排形成地包围结构。地线的宽度建议是时钟线宽度的两倍以上。关键在于地线需要每隔一段距离通过过孔连接到主地平面这个过孔间距的经验值是信号线走线长度的每1/10波长至少一个过孔。以25MHz时钟为例波长约12米1/10波长是1.2米实际工程中肯定不能按这个来工程经验值是每隔3~5mm就打一个地过孔确保地线的电位稳定。如果我在两层板上处理没有完整地平面包地就更加重要而且包地的地线必须两端都接地形成法拉第笼效应。否则一端悬空的地线反而会成为天线把干扰引入时钟线。4.3 过孔处理的禁忌时钟线的换层是一个高风险操作。任何过孔在走线层面上都会造成阻抗变化时钟频率越高影响越明显。如果必须在无源晶振和芯片之间换层走线请注意过孔旁边必须放置回流地孔。很多设计软件在布线时会自动为信号孔配一个地孔但如果你手工布线经常忘了这个关键点。回流地孔的作用是给信号电流提供紧邻的回流路径否则返回电流被迫绕远路在回路面积内形成环天线辐射和串扰都上去了。不要在晶振下方换层。前面提到晶振下方区域要保持干净短短一段走线换层也尽量不要发生在晶振正下方。预留串阻位置。在MCU时钟输出引脚附近预留一个串联匹配电阻的焊盘位典型值22Ω~33Ω。这既能抑制反射振铃也给后期调试留了调整空间。我见过不少设计前期不加串阻也能工作但EMC测试时辐射超标想加串阻却发现板上没位置只能飞线那画面太美不敢看。5. 布局技巧四摆放朝向与MCU引脚之间的无形默契5.1 晶振该离MCU多近晶振尽量靠近IC放置这是所有人都知道的原则但你知道怎么评估这个尽量吗我给的量化标准是晶振本体到MCU时钟引脚之间的走线长度不要超过晶振频率对应波长的1/20。以8MHz为例波长约37.5米左右1/20波长接近1.9米这个标准看似宽泛但涉及的是晶振的基频振荡信号与谐波无关实际限制主要受布局空间影响。对于高频晶振比如25MHz、32MHz以上这个标准快速收紧。32MHz晶振波长约9.4米1/20波长约0.47米——实际工程中走线长度当然远小于这个值所以关键的因素反而不是波长而是寄生电容和电磁耦合。更实用的经验值是晶振中心到MCU引脚中心距离尽量控制在10mm以内。超过15mm就建议重新审视布局。我见过一个设计晶振放在MCU的对角线方向距离约25mm走线绕了大半个芯片。虽然最终功能正常但近场辐射测试时发现晶振区域的地噪声比其他区域高出6dB信号质量明显劣化。5.2 朝向怎么定晶振的摆放朝向核心考虑两个因素引脚对接的便利性和对外辐射的方向性。贴片晶振通常有两个或四个引脚引脚排布方向一般是长边两侧或短边两侧。摆放时让晶振的长边与MCU时钟引脚所在的方向垂直或平行取决于最短走线路径。原则上只有一个目标让晶振引脚到MCU引脚的走线路径最短而不是为了美观统一朝向。晶振金属外壳如果有接地引脚一定要把这个接地引脚就近通过过孔接到主地平面。这个地引脚是整个晶振屏蔽层的接地点处理不好等于屏蔽失效。5.3 避免晶振靠近板边与连接器很多人忽略的一点晶振不要放在PCB板边尤其是不要靠近IO连接器、螺丝孔、卡扣等金属结构。原因有两层。第一层板边的铜箔通常在拼板分割和装机时承受机械应力应力传递到晶振上会导致频率微变晶振本身具有压电效应对外部应力敏感。第二层外接电缆或金属结构容易耦合外部干扰晶振靠近这些位置等于把干扰源和敏感器件放在一起。我做过一个手持设备受限于外壳尺寸晶振只能放在板边靠近USB连接器的位置。结果测试发现每次插拔USB线系统时钟就会出现毛刺严重时直接复位。后来重新改板把晶振移到板中间位置问题消失USB插拔时时钟波形纹丝不动。提示如果你的产品结构上实在无法避免晶振靠边可以在晶振下方增加缓冲垫或点胶固定同时在晶振和板边之间加一条接地铜皮作为隔离带能有效缓解机械应力和外部耦合的影响。6. 布局技巧五有源晶振的电源去耦和输出端处理6.1 有源晶振的电源设计不是接个3.3V就完事有源晶振内部自身就是一个完整的振荡电路这意味着它会对电源噪声敏感。如果电源纹波大输出的时钟信号会直接叠加电源噪声表现为较大的周期抖动Jitter。在布局上有源晶振电源引脚的处理要点有三个第一电源引脚紧邻一个0.1uF去耦电容。这颗电容的作用是在高频范围内为晶振提供瞬态电流并滤除电源线上的高频噪声。放置位置应尽可能靠近电源引脚走线尽量短而宽。0.1uF这颗电容本身可能会和晶振内部电路产生低频谐振有的设计会再并联一颗1uF~10uF的钽电容或陶瓷电容覆盖更宽的频段。第二去耦电容的接地过孔紧邻电容焊盘。有些工程师习惯把去耦电容的过孔打在距离焊盘较远的地方这在普通IC上问题不大但在有源晶振这种模拟/数字混合器件上过孔位置直接决定了去耦效率和地回路的面积。过孔离得越远寄生电感越大去耦效果越差。正确的做法是电容的地焊盘正下方打一个或多个过孔直通主地平面。第三电源走线不要先经过其他高速器件再进入晶振。如果板内电源网络要同时给有源晶振和一个频繁开关的FPGA供电建议有源晶振的电源从电源源端单独拉一路等宽走线避免共享走线造成开关噪声串扰。6.2 输出端处理串联电阻不是可选项有源晶振的输出端通常是一个方波时钟信号驱动能力较强输出阻抗较低。如果后级负载较轻单个芯片输入波形会非常陡峭上升沿和下降沿时间很短这些陡峭的边沿会激励出丰富的高次谐波成为EMI辐射源。解决方式是在输出端串联一个电阻22Ω~47Ω与后级输入电容共同构成低通滤波适当减缓边沿陡峭度。这个电阻的取值逻辑很有意思不能太大否则信号幅度衰减过多逻辑门限无法满足也不能太小否则没效果。我的经验是用示波器实测调试。先从不加电阻开始测出未加时的边沿速率和振铃幅度然后从33Ω开始试观察波形变化。通常找到一个值让边沿时间从几个ns增加到10ns左右同时振铃消失就是最优值。这个值一般在22Ω~47Ω之间。6.3 输出走线与时钟线共用原则有源晶振的输出走线同样遵循前面提到的时钟线布局原则。但有一个额外的要求这条走线尽量保持在单一参考平面上方不要跨分割。跨分割是高频时钟线的大忌。当走线下方参考平面存在裂缝比如电源平面不同的电压区域之间有间隙返回电流无法直接走直线被迫绕道等效回路面积急剧增大辐射问题和信号完整性问题同时出现。如果板内确实存在多个电源域比如3.3V域和1.8V域而有源晶振输出时钟要从3.3V域送进1.8V域的芯片务必要在时钟线下方保留连续的参考平面连接或者通过跨分割电容桥接电容提供回流路径。这个桥接电容选0.01uF~0.1uF放置在跨分割点附近。7. 真实案例复盘两个曾经让我通宵排查的晶振故障7.1 案例一批量产品晶振不起振罪魁竟是电容摆放背景一款带CAN通信的工业控制器MCU采用16MHz无源晶振。小批量试产20片其中7片上电后无法通信串口无输出可以确认是MCU根本没跑起来。排查过程首先怀疑是焊接问题用热风枪重新焊接晶振和匹配电容故障依旧。然后在好板和坏板上分别测量晶振两端波形好板能看到清晰的正弦振荡坏板只有一条直线。接着检查了程序烧录确认固件一致。最后拿出示波器测量MCU电源电压纹波正常。排查到这里所有软件问题和电源问题都被排除问题锁定在硬件设计上。于是我用放大镜仔细检查晶振区域的PCB布局发现了一个被忽视的细节匹配电容被摆放在晶振引脚的同一侧从左侧引脚到电容的走线长约2mm而从右侧引脚到另一颗电容的走线却要先绕过一个测试点再回到电容长度接近10mm。两侧走线严重不对称。原理上晶振两个引脚外接的电容、走线、引脚寄生电容共同构成谐振回路。任何一侧的电抗不对称都会导致振荡条件变差实际表现就是起振困难或完全不振荡。有些芯片起振能力强能掩盖这个问题但这颗MCU的振荡器驱动能力偏弱直接被放大了。整改措施重新布局让两颗匹配电容分别贴近晶振左右引脚保持严格对称走线各自不超过2mm。改板后测试20片全部正常起振起振时间约为整改前的1/5。这个案例给我的教训晶振匹配电容的对称性要求不是设计指南上的建议而是保证可靠性的要求。7.2 案例二高频噪声干扰导致时钟抖动根源在晶振下方35mm处背景一块数据处理板板上有一颗25MHz有源晶振给FPGA提供时钟同时板上还有一个升压DC-DC转换器开关频率2MHz。现象FPGA内部的时钟监测模块偶尔报出时钟失锁概率大约每运行10小时出现一次。频率不算高但设备要求7x24小时不间断工作这个故障完全不可接受。排查过程起初怀疑FPGA时钟引脚虚焊重新焊接后故障间隔变长了一些但没有根治。又怀疑固件配置有误反复检查锁相环配置参数确认无误。最后用近场探头配合频谱仪扫描整板发现在晶振区域有一个2MHz基频、几十次谐波叠加的噪声源。进一步定位发现DC-DC的功率电感恰好位于顶层走线下方大约35mm的位置而这条走线正是有源晶振输出时钟线的前半段。DC-DC开关节点的高频振铃通过空间耦合到时钟线上导致时钟边沿位置抖动触发FPGA时序裕量不足。整改措施一是在时钟线上增加33Ω串联电阻减缓边沿速率降低对噪声的敏感性二是调整布局把DC-DC功率电感移到离晶振时钟线至少15mm以外的位置三是时钟线两侧补充地过孔形成完整的包地结构。整改后持续运行72小时故障不再复现。这个案例说明晶振的布局不能只看晶振周围几毫米的局部区域还要关注整板上其他高频干扰源与晶振的空间距离。写在最后的经验总结做了这么多年PCB设计我用一个类比来总结晶振布局晶振就是板子的心脏时钟就是心跳。心脏本身要健康周围的血管要通畅而且不能被其他器官挤压。无源晶振的核心在匹配把匹配电容放对位置、保持对称等于给心脏配好了起搏器有源晶振的核心在干净电源去耦和输出处理到位等于保证供血充足、没有杂质。两者共有的要求是远离干扰、靠近主人IC这不管多少条技巧归根到底就是这四个字短、净、对、远。短走线短净周围净对对称匹配远远离干扰源。每次画板到晶振这块我都会停下来看看这四条有没有做到比记住任何复杂的仿真公式都管用。希望这些踩坑经验能帮你少焊几个飞线少熬几个通宵。 
长河君 · 2026/10/7 4:52:36 · 阅读 1.2k PCB设计中晶振布局的五个关键技巧：无源与有源晶振的摆放、接地与去耦实践
1. 先从原理说起无源晶振和有源晶振的性格差异干PCB设计这行的人几乎没人敢说自己没在晶振上栽过跟头。要么是板上明明按参考设计画的偏偏就是不起振要么是产品量产了一批板子低温环境下时钟跑偏整批返工。老实说晶振这玩意儿看着就两个或四个引脚原理也不复杂但布局上的讲究比绝大多数人想象中多得多。尤其当你手头既要处理无源晶振又要处理有源晶振时如果还用同一套思路去摆迟早要出问题。很多人会把晶振布局笼统地当成一件事来做其实这是最大的误区。无源晶振晶体谐振器Crystal和有源晶振晶体振荡器Oscillator在内部结构上就有着本质区别无源晶振只是一个石英晶体片自身不具备振荡能力必须依靠芯片内部的振荡电路配合外围匹配电容才能起振而有源晶振则把石英晶体和振荡电路打包封装在了一起接上电源就能直接输出规整的时钟信号。这两种晶振的工作方式不同决定了它们在PCB布局上的关注点完全不同。无源晶振的布局核心在匹配——匹配电容怎么放、走线怎么对称、芯片引脚到晶振的距离怎么控制每一步都在影响起振的可靠性和频率的准确性。有源晶振的布局核心在干净——电源要干净、输出要干净、地回路要干净因为它自己内部已经在干活了外部环境反而更容易干扰它。这个差异不理解清楚后面所有的布局技巧都是空中楼阁。我见过有人把无源晶振的两个匹配电容放在晶振的同一侧结果频率偏差超出规格也见过有人给有源晶振的输出端加了一长串走线不处理阻抗结果时钟沿上全是振铃直接把后级的通信芯片搞到误码。这些都是没搞懂晶振性格导致的典型翻车现场。接下来的5个布局技巧我按无源晶振怎么摆、有源晶振怎么摆、两者共同的坑怎么躲的逻辑来讲每个技巧都会解释背后的原理最后用两个我实际排查过的案例收尾。内容不追求面面俱到但一定保证你照着做能少走弯路。2. 布局技巧一匹配电容与晶振的距离决定起振的成败2.1 为什么无源晶振必须配电容无源晶振自己不会振荡它需要芯片内部的反相放大器配合外部谐振回路才能工作。这个谐振回路里除了晶振本身就是两颗负载电容习惯上叫匹配电容。这两颗电容的作用是和晶振一起构成谐振回路并决定晶振实际工作在哪个频率点上。这里有个关键参数叫负载电容CL它不是一个固定值而是晶振厂家规定的一个设计目标。选电容的公式是CL (C1 × C2) / (C1 C2) C寄生其中C寄生包括芯片引脚电容、PCB走线寄生电容一般估算2~5pF。如果两颗匹配电容都选相同值C那么上式简化为CL C/2 C寄生举个例子某MCU外接8MHz无源晶振规格书上标的CL是12pF。估算寄生电容约3pF那么匹配电容C 2 × (12 - 3) 18pF。很多人一上来就焊两颗20pF也不是不能用但频率精度就会略微偏离标称值。要求高的场合比如USB通信、CAN总线频率偏差可能导致通信不稳定。2.2 匹配电容的摆放位置与对称性要求理解了电容的作用你就能明白为什么匹配电容的布局不是随便放的。这两颗电容必须尽可能靠近晶振的两个引脚并且从晶振引脚到电容的走线必须等长、对称。为什么要求对称因为晶振的两个引脚接的是内部振荡回路的两端任何一侧的电学参数不对称都会导致振荡波形正负半周不对称进而影响频率稳定度。我在实际项目中测量过当一侧走线比另一侧长5mm以上时起振时间会明显变长极端情况下甚至出现起振困难的症状。具体操作建议如下匹配电容放在晶振引脚的正下方或紧邻引脚的位置走线越短越好建议单侧走线不超过3mm。两颗电容到晶振引脚的走线要保持镜像对称不要一颗走直线、另一颗绕一圈。电容的地端通过过孔直接打到主地平面过孔尽量靠近电容焊盘避免形成过长的地尾巴。晶振本体和匹配电容之间不要穿插其他信号线尤其是不要走数字信号线或电源线。2.3 一个实测距离的对比案例我去年做一个工业控制板MCU外接16MHz晶振第一次布局图里工程师把匹配电容放在了晶振外侧大约8mm的位置理由是那边空间更宽松。结果板子回来之后用示波器测量起振波形发现从使能时钟到波形稳定花了将近12ms而规格书上要求的是不超过3ms。虽然功能上勉强能用但每次上电都像在赌运气环境一冷就更容易启动失败。后来把电容移到晶振引脚正下方走线压到2mm以内起振时间降到约1.2ms问题彻底消失。这个案例非常典型地说明电容离晶振的距离不是差不多就行的事而是直接影响起振裕量的关键参数。提示做晶振布局时我个人的习惯是先摆晶振本体再以晶振引脚为圆心、半径2mm范围内规划匹配电容的位置。如果这个范围内放不下那就该考虑调整器件排列而不是硬塞。3. 布局技巧二晶振下方到底铺地还是挖空实测数据说话3.1 两种主流做法的争论PCB设计中关于晶振下方是否要铺地一直是个争论不休的话题。一方认为晶振下方铺铜接地可以起到屏蔽作用阻挡来自板内其他区域的干扰另一方认为晶振下方必须挖空即所有层都不走铜否则寄生电容改变会导致频率偏移。先给结论这个问题的答案取决于你的晶振是哪种类型以及PCB叠层结构是什么样的。对于无源晶振晶振本体两端的焊盘下面就是匹配电容和走线晶振底部的铜箔会与晶振金属外壳如果有接地脚或晶振引脚之间形成寄生电容。这种寄生电容会并入谐振回路从而改变实际振荡频率。所以传统观点认为无源晶振下方应避免铺铜以减小不确定的寄生参数。但对于有源晶振情况完全不同。有源晶振内部已经封装好了振荡电路外部只需要供电和取信号它的外壳通常接地。晶振下方的铺地反而能提供更好的散热和屏蔽减少对外辐射和外部对它的干扰。3.2 四层板中的实际测试数据我做过一个四层板设计叠层为L1信号、L2地、L3电源、L4信号MCU用到一颗25MHz无源晶振。当时做了两个版本的试验板区别仅在晶振正下方的L2层A版本保留完整地平面B版本在晶振正下方挖空了一个直径8mm的圆形区域。用频谱仪对比测试结果测试项A版本铺地B版本挖空谐振频率偏移15ppm3ppm起振时间1.8ms1.5ms近场辐射强度100MHz附近低明显偏高数据很直观晶振下方的地会影响频率精度但同时也抑制了辐射。B版本虽然频率更准但近场辐射大了不少在EMC测试中差点超标。3.3 我的推荐做法综合多个项目的经验我推荐分场景处理无源晶振且频率高于24MHz晶振下方保持挖空减少对频率的影响。辐射问题通过外围包地、远离板边等额外手段解决。无源晶振且频率较低如32.768kHz铺地与挖空对频率的影响差距很小优先考虑铺地屏蔽增强抗干扰能力。有源晶振一律铺地同时在外壳下方放置多个地过孔既增强散热又提高屏蔽效果。另外还有一个容易忽略的细节晶振下方的走线。即使决定铺地也要确保晶振正下方的所有信号层不要走任何其他信号线。哪怕晶振是放在顶层第三层如果有一条高速信号线经过晶振下方这条信号线的高频分量会通过层间耦合干扰晶振的振荡严重时直接导致时钟抖动。注意这里说的铺地/挖空指的是晶振正下方的铜皮处理不包含晶振周围区域的包地。周围区域的包地做法我在后面第四个技巧里详细讲。4. 布局技巧三时钟线的包地、过孔与串扰控制4.1 时钟线是高危信号晶振产生的时钟信号尤其是高频时钟几十MHz以上上升沿很陡其中包含的高次谐波成分异常丰富。这段从晶振到芯片引脚的走线以及从芯片引脚到负载芯片的时钟线都是PCB上名副其实的高危信号。很多设计师只关注到晶振本身的布局忽略了晶振到MCU引脚这段走线的重要性。实际上这段走线既承担着信号传输的功能又是晶振谐振回路的一部分在无源晶振场景下。如果这段走线过长或绕路会让谐振回路的等效阻抗变大降低振荡裕量。时钟线布局的原则可以总结为短、直、宽、净。短走线尽量短减少延时和寄生参数。直不要走直角或多次换层避免阻抗突变。宽在保证不短路的前提下时钟走线可以比其他信号线略宽比如常规线宽5mil时钟线用8~10mil降低电感效应。净走线两侧和下方预留足够的净空区域不被其他信号线干扰。4.2 包地的具体做法时钟线的包地处理操作其实不复杂但有几个细节很多人做不对。先在时钟线两侧放置地线地铜皮或地过孔排形成地包围结构。地线的宽度建议是时钟线宽度的两倍以上。关键在于地线需要每隔一段距离通过过孔连接到主地平面这个过孔间距的经验值是信号线走线长度的每1/10波长至少一个过孔。以25MHz时钟为例波长约12米1/10波长是1.2米实际工程中肯定不能按这个来工程经验值是每隔3~5mm就打一个地过孔确保地线的电位稳定。如果我在两层板上处理没有完整地平面包地就更加重要而且包地的地线必须两端都接地形成法拉第笼效应。否则一端悬空的地线反而会成为天线把干扰引入时钟线。4.3 过孔处理的禁忌时钟线的换层是一个高风险操作。任何过孔在走线层面上都会造成阻抗变化时钟频率越高影响越明显。如果必须在无源晶振和芯片之间换层走线请注意过孔旁边必须放置回流地孔。很多设计软件在布线时会自动为信号孔配一个地孔但如果你手工布线经常忘了这个关键点。回流地孔的作用是给信号电流提供紧邻的回流路径否则返回电流被迫绕远路在回路面积内形成环天线辐射和串扰都上去了。不要在晶振下方换层。前面提到晶振下方区域要保持干净短短一段走线换层也尽量不要发生在晶振正下方。预留串阻位置。在MCU时钟输出引脚附近预留一个串联匹配电阻的焊盘位典型值22Ω~33Ω。这既能抑制反射振铃也给后期调试留了调整空间。我见过不少设计前期不加串阻也能工作但EMC测试时辐射超标想加串阻却发现板上没位置只能飞线那画面太美不敢看。5. 布局技巧四摆放朝向与MCU引脚之间的无形默契5.1 晶振该离MCU多近晶振尽量靠近IC放置这是所有人都知道的原则但你知道怎么评估这个尽量吗我给的量化标准是晶振本体到MCU时钟引脚之间的走线长度不要超过晶振频率对应波长的1/20。以8MHz为例波长约37.5米左右1/20波长接近1.9米这个标准看似宽泛但涉及的是晶振的基频振荡信号与谐波无关实际限制主要受布局空间影响。对于高频晶振比如25MHz、32MHz以上这个标准快速收紧。32MHz晶振波长约9.4米1/20波长约0.47米——实际工程中走线长度当然远小于这个值所以关键的因素反而不是波长而是寄生电容和电磁耦合。更实用的经验值是晶振中心到MCU引脚中心距离尽量控制在10mm以内。超过15mm就建议重新审视布局。我见过一个设计晶振放在MCU的对角线方向距离约25mm走线绕了大半个芯片。虽然最终功能正常但近场辐射测试时发现晶振区域的地噪声比其他区域高出6dB信号质量明显劣化。5.2 朝向怎么定晶振的摆放朝向核心考虑两个因素引脚对接的便利性和对外辐射的方向性。贴片晶振通常有两个或四个引脚引脚排布方向一般是长边两侧或短边两侧。摆放时让晶振的长边与MCU时钟引脚所在的方向垂直或平行取决于最短走线路径。原则上只有一个目标让晶振引脚到MCU引脚的走线路径最短而不是为了美观统一朝向。晶振金属外壳如果有接地引脚一定要把这个接地引脚就近通过过孔接到主地平面。这个地引脚是整个晶振屏蔽层的接地点处理不好等于屏蔽失效。5.3 避免晶振靠近板边与连接器很多人忽略的一点晶振不要放在PCB板边尤其是不要靠近IO连接器、螺丝孔、卡扣等金属结构。原因有两层。第一层板边的铜箔通常在拼板分割和装机时承受机械应力应力传递到晶振上会导致频率微变晶振本身具有压电效应对外部应力敏感。第二层外接电缆或金属结构容易耦合外部干扰晶振靠近这些位置等于把干扰源和敏感器件放在一起。我做过一个手持设备受限于外壳尺寸晶振只能放在板边靠近USB连接器的位置。结果测试发现每次插拔USB线系统时钟就会出现毛刺严重时直接复位。后来重新改板把晶振移到板中间位置问题消失USB插拔时时钟波形纹丝不动。提示如果你的产品结构上实在无法避免晶振靠边可以在晶振下方增加缓冲垫或点胶固定同时在晶振和板边之间加一条接地铜皮作为隔离带能有效缓解机械应力和外部耦合的影响。6. 布局技巧五有源晶振的电源去耦和输出端处理6.1 有源晶振的电源设计不是接个3.3V就完事有源晶振内部自身就是一个完整的振荡电路这意味着它会对电源噪声敏感。如果电源纹波大输出的时钟信号会直接叠加电源噪声表现为较大的周期抖动Jitter。在布局上有源晶振电源引脚的处理要点有三个第一电源引脚紧邻一个0.1uF去耦电容。这颗电容的作用是在高频范围内为晶振提供瞬态电流并滤除电源线上的高频噪声。放置位置应尽可能靠近电源引脚走线尽量短而宽。0.1uF这颗电容本身可能会和晶振内部电路产生低频谐振有的设计会再并联一颗1uF~10uF的钽电容或陶瓷电容覆盖更宽的频段。第二去耦电容的接地过孔紧邻电容焊盘。有些工程师习惯把去耦电容的过孔打在距离焊盘较远的地方这在普通IC上问题不大但在有源晶振这种模拟/数字混合器件上过孔位置直接决定了去耦效率和地回路的面积。过孔离得越远寄生电感越大去耦效果越差。正确的做法是电容的地焊盘正下方打一个或多个过孔直通主地平面。第三电源走线不要先经过其他高速器件再进入晶振。如果板内电源网络要同时给有源晶振和一个频繁开关的FPGA供电建议有源晶振的电源从电源源端单独拉一路等宽走线避免共享走线造成开关噪声串扰。6.2 输出端处理串联电阻不是可选项有源晶振的输出端通常是一个方波时钟信号驱动能力较强输出阻抗较低。如果后级负载较轻单个芯片输入波形会非常陡峭上升沿和下降沿时间很短这些陡峭的边沿会激励出丰富的高次谐波成为EMI辐射源。解决方式是在输出端串联一个电阻22Ω~47Ω与后级输入电容共同构成低通滤波适当减缓边沿陡峭度。这个电阻的取值逻辑很有意思不能太大否则信号幅度衰减过多逻辑门限无法满足也不能太小否则没效果。我的经验是用示波器实测调试。先从不加电阻开始测出未加时的边沿速率和振铃幅度然后从33Ω开始试观察波形变化。通常找到一个值让边沿时间从几个ns增加到10ns左右同时振铃消失就是最优值。这个值一般在22Ω~47Ω之间。6.3 输出走线与时钟线共用原则有源晶振的输出走线同样遵循前面提到的时钟线布局原则。但有一个额外的要求这条走线尽量保持在单一参考平面上方不要跨分割。跨分割是高频时钟线的大忌。当走线下方参考平面存在裂缝比如电源平面不同的电压区域之间有间隙返回电流无法直接走直线被迫绕道等效回路面积急剧增大辐射问题和信号完整性问题同时出现。如果板内确实存在多个电源域比如3.3V域和1.8V域而有源晶振输出时钟要从3.3V域送进1.8V域的芯片务必要在时钟线下方保留连续的参考平面连接或者通过跨分割电容桥接电容提供回流路径。这个桥接电容选0.01uF~0.1uF放置在跨分割点附近。7. 真实案例复盘两个曾经让我通宵排查的晶振故障7.1 案例一批量产品晶振不起振罪魁竟是电容摆放背景一款带CAN通信的工业控制器MCU采用16MHz无源晶振。小批量试产20片其中7片上电后无法通信串口无输出可以确认是MCU根本没跑起来。排查过程首先怀疑是焊接问题用热风枪重新焊接晶振和匹配电容故障依旧。然后在好板和坏板上分别测量晶振两端波形好板能看到清晰的正弦振荡坏板只有一条直线。接着检查了程序烧录确认固件一致。最后拿出示波器测量MCU电源电压纹波正常。排查到这里所有软件问题和电源问题都被排除问题锁定在硬件设计上。于是我用放大镜仔细检查晶振区域的PCB布局发现了一个被忽视的细节匹配电容被摆放在晶振引脚的同一侧从左侧引脚到电容的走线长约2mm而从右侧引脚到另一颗电容的走线却要先绕过一个测试点再回到电容长度接近10mm。两侧走线严重不对称。原理上晶振两个引脚外接的电容、走线、引脚寄生电容共同构成谐振回路。任何一侧的电抗不对称都会导致振荡条件变差实际表现就是起振困难或完全不振荡。有些芯片起振能力强能掩盖这个问题但这颗MCU的振荡器驱动能力偏弱直接被放大了。整改措施重新布局让两颗匹配电容分别贴近晶振左右引脚保持严格对称走线各自不超过2mm。改板后测试20片全部正常起振起振时间约为整改前的1/5。这个案例给我的教训晶振匹配电容的对称性要求不是设计指南上的建议而是保证可靠性的要求。7.2 案例二高频噪声干扰导致时钟抖动根源在晶振下方35mm处背景一块数据处理板板上有一颗25MHz有源晶振给FPGA提供时钟同时板上还有一个升压DC-DC转换器开关频率2MHz。现象FPGA内部的时钟监测模块偶尔报出时钟失锁概率大约每运行10小时出现一次。频率不算高但设备要求7x24小时不间断工作这个故障完全不可接受。排查过程起初怀疑FPGA时钟引脚虚焊重新焊接后故障间隔变长了一些但没有根治。又怀疑固件配置有误反复检查锁相环配置参数确认无误。最后用近场探头配合频谱仪扫描整板发现在晶振区域有一个2MHz基频、几十次谐波叠加的噪声源。进一步定位发现DC-DC的功率电感恰好位于顶层走线下方大约35mm的位置而这条走线正是有源晶振输出时钟线的前半段。DC-DC开关节点的高频振铃通过空间耦合到时钟线上导致时钟边沿位置抖动触发FPGA时序裕量不足。整改措施一是在时钟线上增加33Ω串联电阻减缓边沿速率降低对噪声的敏感性二是调整布局把DC-DC功率电感移到离晶振时钟线至少15mm以外的位置三是时钟线两侧补充地过孔形成完整的包地结构。整改后持续运行72小时故障不再复现。这个案例说明晶振的布局不能只看晶振周围几毫米的局部区域还要关注整板上其他高频干扰源与晶振的空间距离。写在最后的经验总结做了这么多年PCB设计我用一个类比来总结晶振布局晶振就是板子的心脏时钟就是心跳。心脏本身要健康周围的血管要通畅而且不能被其他器官挤压。无源晶振的核心在匹配把匹配电容放对位置、保持对称等于给心脏配好了起搏器有源晶振的核心在干净电源去耦和输出处理到位等于保证供血充足、没有杂质。两者共有的要求是远离干扰、靠近主人IC这不管多少条技巧归根到底就是这四个字短、净、对、远。短走线短净周围净对对称匹配远远离干扰源。每次画板到晶振这块我都会停下来看看这四条有没有做到比记住任何复杂的仿真公式都管用。希望这些踩坑经验能帮你少焊几个飞线少熬几个通宵。