我最近干了一件一直想验证的事用AI从头到尾设计一款GPIO IP核。先说清楚此IP非彼IP不是网络地址那个IP而是芯片设计里的IP核也就是可以在FPGA或SoC里反复使用的功能模块。GPIO是通用输入输出MCU、SoC、FPGA几乎都离不开它。我选GPIO来测试AI辅助硬件设计不是因为它简单而是因为它“麻雀虽小五脏俱全”——有寄存器读写、有方向控制、有三态门、有中断、有上下拉模式几乎把数字接口设计的基础设计点都覆盖了。整个项目做完我最深的感受是AI写代码确实快但一个不熟悉硬件设计的工程师拿着AI生成的一堆Verilog会死得很难看。这篇文章就把我完整的实操过程、提示词、代码片段、踩过的坑都记录下来适合想用AI辅助做FPGA/数字IC设计的工程师也适合想了解AI在硬件设计里到底能做什么的学生。1. 项目概述为什么选GPIO这个IP1.1 先确认IP、GPIO、AI各是什么在不做芯片的人眼里这三词都容易混。IP核就像是一块乐高拼块里面有现成的功能逻辑你可以把它放进更大的设计里GPIO则是用来做数字信号输入输出的一组引脚你可以把它配置成读取按键状态、点亮LED、驱动继电器、接收外部传感器信号。AI在本项目里指的不是某个高深的框架而是几款大模型编程助手。我实际用了常见的AI聊天工具和代码补全工具用自然语言描述需求让它们生成Verilog代码、SystemVerilog验证代码、SDC约束。整个过程不是“AI全自动设计”而是“工程师做架构和验收AI做编码和初稿”这个定位要先放稳。很多做嵌入式的人接触过STM32的GPIO知道它有8种工作模式。其实这一套模式在数字IP层面是可以被简化表达的真正变化的只是引脚内部的输出结构、上下拉开关和输入缓冲。我们做IP核目标不是在代码里硬凑8个分支而是要把这些模式拆成“输入采样、输出驱动、方向使能、上下拉”这几个逻辑块。1.2 为什么选GPIO老外设里的“麻雀虽小五脏俱全”选GPIO做AI辅助设计的测试对象第一是环境可控。不需要外部复杂总线协议APB总线已经足够简单但又能用上寄存器写操作、读回数据这些常见机制。第二是模式多GPIO有输入、输出、开漏、上下拉、中断这些点能很好地检验AI到底有没有理解“三态门”和“输入输出方向”这些硬件概念。第三是验证容易。GPIO没有复杂算法功能覆盖点可以明确列出来仿真可以看到引脚电平直接变化不需要专业的DSP或通信model。第四是后续能上板。我的最终目标是把它综合进FPGA用真实拨码开关和LED验证所以必须考虑可综合性而不是让AI写一段仿真玩具。我最初的规格参考了MCU里的GPIO外设目标功能包括APB从设备接口、32位引脚通道、每根引脚独立配置方向、输出数据寄存器、输入数据寄存器、引脚模式选择、上下拉控制、中断触发上升沿、下降沿、任意边沿、中断状态和清除。没有做成32根引脚全独立而是把寄存器按位设计这样位操作就不用额外加掩码寄存器了。1.3 目标规格把需求先变成验收清单做任何IP第一步都是写规格而不是写代码。我花了大半天把规格变成一张可以逐条打勾的清单包括模块名称、端口数量、寄存器偏移地址、复位值、中断行为。在让AI动笔之前我自己先想清楚了几件事数据寄存器宽度为32位每位对应一根引脚。方向控制寄存器DIR每一位为1时输出为0时输入。模式寄存器MODE每4位定义一根引脚的模式支持输入浮空、输入上拉、输入下拉、推挽输出、开漏输出。中断可配置支持边沿选择、使能控制中断状态寄存器在读取后自动清零。这张清单后来直接变成了我喂给AI的提示词基础。不要以为给AI一句话“帮我写个GPIO模块”就完事后续折腾的时间会更多。2. 用AI做设计写代码之前先把“脑图”喂给模型2.1 第一步让AI出架构方案不给完整代码我第一轮提示词就一句话“给我设计一个APB接口GPIO模块32位带中断输出RTL框架。”结果AI给了我一个非常标准的模块框架端口也算对但寄存器偏移写得极其随意中断控制更是“简化处理”。这不怪AI是我没把需求讲清楚。正确的做法是第二轮让AI先做架构拆解。我是这样写的你是一个资深数字IC设计工程师。请为APB接口GPIO模块设计端口列表、寄存器列表和内部信号划分。要求每根引脚支持输入浮空、输入上拉、输入下拉、推挽输出、开漏输出五种模式有一根中断输出信号APB地址低8位寄存器偏移不超过0x20。先不要写完整RTL实现只给模块划分和寄存器表格。这一步的价值很大。AI给出的寄存器表格里自动包含了DIR、DATA_OUT、DATA_IN、MODE、PULL、INT_EN、INT_STATUS、INT_TYPE、INT_POLARITY等偏移地址虽然和我的预期有差异但给了我一个很好的对照版。然后我就用它的表格去对齐自己的验收清单把有出入的地方标出来直接回复第0x10偏移改为MODE寄存器每4位表示一路引脚模式不要用单独的PULL寄存器把上下拉合并到MODE的低三位中。AI在我的纠正下重新生成了一版端口和寄存器表。到这里架构基本稳定。有人会觉得直接用AI出架构比自己想不靠谱但这个阶段更多的价值是“查漏补缺”——它想到的动作不一定比你的好但可以帮你对照检查。2.2 第二步迭代生成RTL从骨架到血肉架构定好才开始写RTL。我让AI生成的是可综合Verilog针对不同点位分块生成。第一块是GPIO的顶层端口和参数声明。module gpio #( parameter GPIO_WIDTH 32 )( input wire pclk, input wire presetn, input wire psel, input wire penable, input wire [7:0] paddr, input wire pwrite, input wire [31:0] pwdata, output reg [31:0] prdata, inout wire [GPIO_WIDTH-1:0] gpio_pins, output wire irq ); localparam ADDR_DATA_OUT 8h04; localparam ADDR_DATA_IN 8h00; localparam ADDR_DIR 8h08; localparam ADDR_MODE 8h10; localparam ADDR_INT_EN 8h14; localparam ADDR_INT_TYPE 8h18; localparam ADDR_INT_POL 8h1C; localparam ADDR_INT_STAT 8h20;生成完这个骨架我就发现一个命名问题AI把读寄存器地址从0x00开始DATA_OUT放在0x04但DATA_IN在读地址里占据0x00。这个在功能上没有错但读DATA_IN和写DATA_OUT不是同一地址后面写软件时容易晕。于是我把寄存器定义重新调整成业界常见的排列0x00为DATA_IN0x04为DATA_OUT0x08为DIR0x0C为MODE等。这个阶段AI生成得飞快但每段代码都必须自己读一遍。比如它经常在APB读操作里忘掉pwrite和psel的优先级或者把写使能写成高电平有效都行——但APB要求penable为高时才锁存数据。我给它加了一句APB总线规则psel有效后pwrite为高表示写请求penable为高时写入数据有效读数据在penable为高时返回。AI随即改写很快就符合APB时序。这告诉我们一个经验AI不是不懂规则而是你提示词里的上下文信息太少了它只能靠概率猜。2.3 第三步让AI补同步器和中断处理的边界GPIO最典型的一个难点是异步输入。引脚上的外部信号和自己的系统时钟没有任何相位关系直接采进来会有亚稳态风险。这是我重点让AI处理的边界。我让AI生成一个双触发器同步器模块module sync_2ff ( input wire clk, input wire rst_n, input wire din, output wire dout ); reg q1, q2; always (posedge clk or negedge rst_n) begin if (!rst_n) begin q1 1b0; q2 1b0; end else begin q1 din; q2 q1; end end assign dout q2; endmodule中断模块部分我要求AI实现上升沿、下降沿和双沿触发并且支持软件清除。第一次生成的代码里中断状态一旦为1就不会被清掉读取后清零操作的优先级写反了。我让它改成中断状态寄存器的每一位在CPU读取该寄存器后被自动清零清零优先级低于新事件触发置位。修正后的代码逻辑才符合“中断事件必须不丢失”的基本要求。这一个小点在实际FPGA验证里非常致命忘了做按键按一天都没反应。2.4 提示词技巧把“验收清单”写进提示词在RTL阶段我的提示词实际上就是一个需求模板。模板包含六块内容角色设定、接口定义、寄存器列表、功能要求、禁止事项、输出形式。举一个完整例子你是一个APB外设设计专家。请用Verilog实现一个32位GPIO模块接口定义如下pclk、presetn、psel、penable、pwrite、paddr[7:0]、pwdata[31:0]、prdata[31:0]、gpio_pins[31:0]以及irq。寄存器偏移DATA_IN0x00、DATA_OUT0x04、DIR0x08、MODE0x0C、INT_EN0x10、INT_TYPE0x14、INT_POL0x18、INT_STAT0x1C。MODE每4位控制一路引脚支持输入浮空、输入上拉、输入下拉、推挽输出、开漏输出。中断支持上升沿、下降沿、双沿触发。代码要求可综合、无锁存器推断、所有always块使用时序逻辑或纯组合逻辑禁止使用initial和fork引脚三态控制使用output enable信号和assign语句。这段提示词直接决定了代码质量。我在“禁止事项”里专门加了“禁止使用initial和fork”因为AI特别容易在可综合模块里写出initial语句仿真能跑综合直接报错。把验收清单写进提示词比生成后再审查省事得多。3. 验证是真正的战场AI写Testbench与断言3.1 测试计划先于代码列功能点再动手RTL写完之后按传统流程是写验证环境。这部分是最需要人把关的。AI能生成大量验证代码但不代表这些代码能证明设计正确。我先把测试计划做成表格每项包含测试点、测试方法、期望结果。核心测试点包括APB读写通路、寄存器复位值、方向切换后引脚状态变化、输入模式采样、输出数据更新、开漏模式下拉能力、上拉/下拉模式、中断的三种边沿触发、中断状态清除、多引脚同时操作。这张表的作用有两个一是指导我向AI要什么测试代码二是验收时每过一项就打勾。没有这张表AI生成一百个testcase也只是表面热闹。3.2 让AI生成基础Testbenchinout连接的坑我把测试计划发给AI说“请生成基于Verilog的testbench用最朴素的initial块模拟APB时序每个测试点单独一个task。”AI生成了一份基础TB端口连接大体正确但在inout引脚处理上出了大问题。它最初把gpio_pins声明成reg型然后直接赋值。这在仿真里会报错因为inout不能由reg驱动。正确写法是顶层用wire再通过pullup/pulldown和外部驱动源来模拟外部设备wire [31:0] gpio_pins; wire [31:0] pin_sim_input; reg [31:0] ext_drive_en; reg [31:0] ext_drive_value; assign gpio_pins ext_drive_en ? ext_drive_value : {32{1bz}}; initial begin ext_drive_en 32h0; #100; // 测试输入模式外部把低4位驱动为1 ext_drive_en 32h0000000F; ext_drive_value 32h0000000F; end这个细节如果没处理后面所有和引脚相关的测试都是虚假的。我让AI重新生成并在提示词里明确说“inout引脚在测试平台中必须用wire类型通过外部使能和赋值来模拟驱动不要在initial块里直接对inout引脚赋值。”修正后测试才有意义。3.3 用断言和覆盖率逼AI补测试基础的TB只能验证“功能看起来对”但没法回答“测全了没有”。我又让AI生成SVA断言和covergroup。下面这个断言用于检查读写通路稳定性property p_read_data_valid; (posedge pclk) disable iff (!presetn) (psel !pwrite penable) |- !$isunknown(prdata); endproperty assert property(p_read_data_valid);这段代码的价值在于任何一次有效的APB读操作数据线上都不能出现X态。如果没有这个断言仿真时数据变化不直观很容易漏掉总线竞争问题。覆盖率方面我让AI按MODE寄存器的每种取值生成coverpointcovergroup gpio_mode_cg (posedge pclk); cp_mode0: coverpoint mode0 { bins float {4b0000}; bins pull_up {4b0001}; bins pull_down {4b0010}; bins push_pull {4b0100}; bins open_drain {4b0101}; } endgroup跑完一轮回归后覆盖率报告显示pull_down模式没被覆盖到。我回去查测试计划确实漏了“下拉模式读回0”的用例。AI不会主动指出你没测什么覆盖率工具才是真正告诉你“测够了没有”的裁判。3.4 AI生成验证代码的常见翻车点AI生成TB时踩坑比生成RTL更多我总结出四个高频问题。第一时钟和复位经常没按原设计来的。AI习惯写always #5 clk~clk但复位逻辑却写成同步复位忘了某些模块是异步复位。我让它统一改成异步复位同步释放并用initial里对presetn做两次时钟周期的低电平释放。第二APB时序容易写错。AI经常在同一拍里把psel和penable同时拉高这违反APB协议。正确做法是IDLE时psel0, penable0SETUP时psel1, penable0ACCESS时psel1, penable1。第三忽略inout的高阻态竞争。如果DUT内部输出使能和外设驱动同时有效仿真会红XAI不擅长自动识别是哪一方在驱动。第四断言disable iff写漏了先复位时直接报一堆假错。这些翻车点让我明白AI在验证上最大的贡献是“能生成骨架”而验证思路、功能点和波形分析必须人来管。你把测试计划喂得越细AI生成的TB越能用反之一句“帮我写个TB”只会让你在修仿真错误上花双倍时间。4. 从RTL到硬件综合、约束与FPGA实测4.1 综合前先想清楚GPIO的“方向主人”RTL和仿真通过了下一步是让它到真实硬件里跑。综合前必须先想清楚一个关键问题GPIO三态门的方向控制信号是谁在FPGA里GPIO引脚通常不能简单地做成内部三态门更好的做法是使用输出使能信号驱动IO buffer让工具自动处理IO pad。我的RTL里做了一层封装assign gpio_pins oe[0] ? data_out_reg[0] : 1bz;这种写法在仿真中完全正确综合到FPGA后工具会自动映射成IO buffer的T端口。实际约束时要给每一根引脚补充IO标准、上拉选项等约束。如果你用的是Vivado创建工程时可直接把gpio_pins做成PACKAGE_PIN约束声明为双向口软件会生成IO buffer。4.2 约束文件告诉工具哪些信号是时钟和延迟综合前我写了一份最简单的SDC约束用于FPGA内部时序检查create_clock -period 10 -name pclk_ck [get_ports pclk] set_input_delay -clock pclk_ck -max 4 [get_ports psel] set_input_delay -clock pclk_ck -max 4 [get_ports penable] set_input_delay -clock pclk_ck -max 4 [get_ports pwdata] set_input_delay -clock pclk_ck -max 4 [get_ports paddr] set_input_delay -clock pclk_ck -max 4 [get_ports pwrite] set_output_delay -clock pclk_ck -max 2 [get_ports prdata] set_output_delay -clock pclk_ck -max 2 [get_ports irq]很多新手会忽略输入延迟约束直接让工具默认在时钟沿采样。GPIO这种简单模块还好一旦总线时序偏紧张缺约束会导致后仿真和实际板子对不上。set_input_delay和set_output_delay的本质是告诉工具外部信号相对于时钟的到达时间不是随便写的要根据APB主设备的时序参数估算。综合时我用Yosys试了开源流程命令如下read_verilog gpio.v read_verilog sync_2ff.v synth -top gpio dfflibmap -liberty mycells.lib abc -liberty mycells.lib write_verilog synth_gpio.v用开源流程的好处是能快速检查RTL的可综合性坏处是时序约束和IO绑定不如商业工具方便。所以最终我还是在Vivado里建了工程综合后看到的资源占用只有几十个LUT时序没有任何问题。4.3 上板实测GPIO模式选择与应用场景在FPGA上验证GPIO模式时我把12根引脚接成不同实验电路。低4位接按键按键另一端接地启用输入上拉模式高4位接LED启用推挽输出模式另有2根引脚做了开漏输出实验外接上拉电阻。这时就回答了一个核心问题GPIO模式如何选择按键接GND启用输入上拉这样按键没按下时读回1按下后读回0逻辑清晰LED接推挽输出因为LED需要足够驱动电流开漏输出不接外部上拉时无法正常拉高I2C类总线通常用开漏输出因为总线协议要求线与机制多设备共享一根线谁都不能强拉高。我把这些场景对应到代码模式配置里上拉模式设置MODE低四位为4b0001推挽输出设置4b0100开漏输出设置4b0101。上板后按键动作通过输入读回和中断都能正确触发LED在推挽模式下亮度正常而开漏输出那路如果不接上拉LED确实不会亮。这个实验虽然简单但帮我把八种模式中的核心逻辑验证了一遍。4.4 FPGA验证中的IP集成坑上板测试暴露了不少不能在仿真里看到的问题。第一个是引脚约束冲突。Vivado默认有些pin被绑定到配置功能上比如LED接的引脚和存储器的引脚冲突启动时会报错。解决办法是把约束改成IO_STANDARD和PACKAGE_PIN并在bitstream设置里禁止同时使用配置引脚。第二个问题是三态门在综合后变成了两个IO buffer如果不加KEEP或约束工具可能优化掉一部分。第三个是中断信号在按键消抖过程中多次触发。外部按键机械抖动会让同一按动事件触发好几次上升沿。这不是RTL逻辑错误而是缺少输入滤波。我在中断输入前加了简单的同步器但同步器不能完全消抖。真正的产品级GPIO必须带可配置的滤波计数器我这次为了控制项目范围只做了边沿触发因此在测试时用拨码开关代替按键验证避免机械抖动干扰。5. AI辅助设计的投入产出分析与心得5.1 时间开销与提效点整个项目从规格到FPGA验证我一共花了三天。第一天搭架构和写规格第二天让AI生成RTL并修改第三天写TB、跑仿真和上板。如果纯手工写我估算这个工作量要一周左右。AI最大的提效点在RTL生成和TB生成尤其是寄存器读写部分它只用了十几秒就给出了可用的代码。反过来在架构决策和测试计划上AI帮不了太多还是得靠人脑。我统计了一下时间分布规格和架构占14%RTL编写和修改占28%验证环境搭建和修bug占35%FPGA约束和上板占23%。验证仍然是大头。AI写TB快但仿真错误往往是综合性的需要根据波形倒推是哪一段代码的问题这个过程AI给不了太多帮助。5.2 AI agent式多角色协作的一些尝试我试了另一种玩法把AI当agent用让它在多轮对话里扮演不同角色。第一轮让“设计工程师”写RTL然后我粘贴代码让“验证工程师”审查指出问题再让“设计工程师”按评审意见修改。多轮之后代码确实会变干净很多。但是你会发现如果第一轮喂给AI的spec本身就糊涂后面所有角色都会在糊涂基础上打转。AI agent的核心不是角色数量而是角色之间有没有清晰的信息传递格式。我用的是“代码块问题清单修改要求”的方式每一步的输入输出都是明确文本效果比自由对话好不少。5.3 给想尝试的人三条建议如果你也想复现这个项目我的三条经验直接说给你听。第一控制项目规模。不要一上来就让AI设计带DMA和复杂协议的外设GPIO这种寄存器型模块是绝佳的起步。第二把验收清单写到一句话一个功能点让AI对着清单逐项实现。不要让它自由发挥自由发挥的后果就是寄存器地址乱跳和中断行为模糊。第三仿真验证阶段务必自己看波形。AI能生成TB能生成断言但到底有没有覆盖到所有分支只能靠覆盖率报告和你的眼睛确认。我个人体会到的一点是AI在这类设计里能极大降低从零编码的门槛但它不能替代“你本来就应该懂”的那部分硬件直觉。三态门方向、APB时序、亚稳态处理、开漏输出上拉这些概念你不懂就是不懂AI生成的代码再华丽也救不了集成时的火葬场。这次项目结束后我反而对AI辅助设计更有信心了。下一步我想试着让AI生成UVM寄存器模型和scoreboard把一个中小型外设的完整验证环境啃下来。 
长河君 · 2026/10/6 20:33:55 · 阅读 1.2k AI辅助设计GPIO IP核：从RTL到FPGA验证的完整实践
我最近干了一件一直想验证的事用AI从头到尾设计一款GPIO IP核。先说清楚此IP非彼IP不是网络地址那个IP而是芯片设计里的IP核也就是可以在FPGA或SoC里反复使用的功能模块。GPIO是通用输入输出MCU、SoC、FPGA几乎都离不开它。我选GPIO来测试AI辅助硬件设计不是因为它简单而是因为它“麻雀虽小五脏俱全”——有寄存器读写、有方向控制、有三态门、有中断、有上下拉模式几乎把数字接口设计的基础设计点都覆盖了。整个项目做完我最深的感受是AI写代码确实快但一个不熟悉硬件设计的工程师拿着AI生成的一堆Verilog会死得很难看。这篇文章就把我完整的实操过程、提示词、代码片段、踩过的坑都记录下来适合想用AI辅助做FPGA/数字IC设计的工程师也适合想了解AI在硬件设计里到底能做什么的学生。1. 项目概述为什么选GPIO这个IP1.1 先确认IP、GPIO、AI各是什么在不做芯片的人眼里这三词都容易混。IP核就像是一块乐高拼块里面有现成的功能逻辑你可以把它放进更大的设计里GPIO则是用来做数字信号输入输出的一组引脚你可以把它配置成读取按键状态、点亮LED、驱动继电器、接收外部传感器信号。AI在本项目里指的不是某个高深的框架而是几款大模型编程助手。我实际用了常见的AI聊天工具和代码补全工具用自然语言描述需求让它们生成Verilog代码、SystemVerilog验证代码、SDC约束。整个过程不是“AI全自动设计”而是“工程师做架构和验收AI做编码和初稿”这个定位要先放稳。很多做嵌入式的人接触过STM32的GPIO知道它有8种工作模式。其实这一套模式在数字IP层面是可以被简化表达的真正变化的只是引脚内部的输出结构、上下拉开关和输入缓冲。我们做IP核目标不是在代码里硬凑8个分支而是要把这些模式拆成“输入采样、输出驱动、方向使能、上下拉”这几个逻辑块。1.2 为什么选GPIO老外设里的“麻雀虽小五脏俱全”选GPIO做AI辅助设计的测试对象第一是环境可控。不需要外部复杂总线协议APB总线已经足够简单但又能用上寄存器写操作、读回数据这些常见机制。第二是模式多GPIO有输入、输出、开漏、上下拉、中断这些点能很好地检验AI到底有没有理解“三态门”和“输入输出方向”这些硬件概念。第三是验证容易。GPIO没有复杂算法功能覆盖点可以明确列出来仿真可以看到引脚电平直接变化不需要专业的DSP或通信model。第四是后续能上板。我的最终目标是把它综合进FPGA用真实拨码开关和LED验证所以必须考虑可综合性而不是让AI写一段仿真玩具。我最初的规格参考了MCU里的GPIO外设目标功能包括APB从设备接口、32位引脚通道、每根引脚独立配置方向、输出数据寄存器、输入数据寄存器、引脚模式选择、上下拉控制、中断触发上升沿、下降沿、任意边沿、中断状态和清除。没有做成32根引脚全独立而是把寄存器按位设计这样位操作就不用额外加掩码寄存器了。1.3 目标规格把需求先变成验收清单做任何IP第一步都是写规格而不是写代码。我花了大半天把规格变成一张可以逐条打勾的清单包括模块名称、端口数量、寄存器偏移地址、复位值、中断行为。在让AI动笔之前我自己先想清楚了几件事数据寄存器宽度为32位每位对应一根引脚。方向控制寄存器DIR每一位为1时输出为0时输入。模式寄存器MODE每4位定义一根引脚的模式支持输入浮空、输入上拉、输入下拉、推挽输出、开漏输出。中断可配置支持边沿选择、使能控制中断状态寄存器在读取后自动清零。这张清单后来直接变成了我喂给AI的提示词基础。不要以为给AI一句话“帮我写个GPIO模块”就完事后续折腾的时间会更多。2. 用AI做设计写代码之前先把“脑图”喂给模型2.1 第一步让AI出架构方案不给完整代码我第一轮提示词就一句话“给我设计一个APB接口GPIO模块32位带中断输出RTL框架。”结果AI给了我一个非常标准的模块框架端口也算对但寄存器偏移写得极其随意中断控制更是“简化处理”。这不怪AI是我没把需求讲清楚。正确的做法是第二轮让AI先做架构拆解。我是这样写的你是一个资深数字IC设计工程师。请为APB接口GPIO模块设计端口列表、寄存器列表和内部信号划分。要求每根引脚支持输入浮空、输入上拉、输入下拉、推挽输出、开漏输出五种模式有一根中断输出信号APB地址低8位寄存器偏移不超过0x20。先不要写完整RTL实现只给模块划分和寄存器表格。这一步的价值很大。AI给出的寄存器表格里自动包含了DIR、DATA_OUT、DATA_IN、MODE、PULL、INT_EN、INT_STATUS、INT_TYPE、INT_POLARITY等偏移地址虽然和我的预期有差异但给了我一个很好的对照版。然后我就用它的表格去对齐自己的验收清单把有出入的地方标出来直接回复第0x10偏移改为MODE寄存器每4位表示一路引脚模式不要用单独的PULL寄存器把上下拉合并到MODE的低三位中。AI在我的纠正下重新生成了一版端口和寄存器表。到这里架构基本稳定。有人会觉得直接用AI出架构比自己想不靠谱但这个阶段更多的价值是“查漏补缺”——它想到的动作不一定比你的好但可以帮你对照检查。2.2 第二步迭代生成RTL从骨架到血肉架构定好才开始写RTL。我让AI生成的是可综合Verilog针对不同点位分块生成。第一块是GPIO的顶层端口和参数声明。module gpio #( parameter GPIO_WIDTH 32 )( input wire pclk, input wire presetn, input wire psel, input wire penable, input wire [7:0] paddr, input wire pwrite, input wire [31:0] pwdata, output reg [31:0] prdata, inout wire [GPIO_WIDTH-1:0] gpio_pins, output wire irq ); localparam ADDR_DATA_OUT 8h04; localparam ADDR_DATA_IN 8h00; localparam ADDR_DIR 8h08; localparam ADDR_MODE 8h10; localparam ADDR_INT_EN 8h14; localparam ADDR_INT_TYPE 8h18; localparam ADDR_INT_POL 8h1C; localparam ADDR_INT_STAT 8h20;生成完这个骨架我就发现一个命名问题AI把读寄存器地址从0x00开始DATA_OUT放在0x04但DATA_IN在读地址里占据0x00。这个在功能上没有错但读DATA_IN和写DATA_OUT不是同一地址后面写软件时容易晕。于是我把寄存器定义重新调整成业界常见的排列0x00为DATA_IN0x04为DATA_OUT0x08为DIR0x0C为MODE等。这个阶段AI生成得飞快但每段代码都必须自己读一遍。比如它经常在APB读操作里忘掉pwrite和psel的优先级或者把写使能写成高电平有效都行——但APB要求penable为高时才锁存数据。我给它加了一句APB总线规则psel有效后pwrite为高表示写请求penable为高时写入数据有效读数据在penable为高时返回。AI随即改写很快就符合APB时序。这告诉我们一个经验AI不是不懂规则而是你提示词里的上下文信息太少了它只能靠概率猜。2.3 第三步让AI补同步器和中断处理的边界GPIO最典型的一个难点是异步输入。引脚上的外部信号和自己的系统时钟没有任何相位关系直接采进来会有亚稳态风险。这是我重点让AI处理的边界。我让AI生成一个双触发器同步器模块module sync_2ff ( input wire clk, input wire rst_n, input wire din, output wire dout ); reg q1, q2; always (posedge clk or negedge rst_n) begin if (!rst_n) begin q1 1b0; q2 1b0; end else begin q1 din; q2 q1; end end assign dout q2; endmodule中断模块部分我要求AI实现上升沿、下降沿和双沿触发并且支持软件清除。第一次生成的代码里中断状态一旦为1就不会被清掉读取后清零操作的优先级写反了。我让它改成中断状态寄存器的每一位在CPU读取该寄存器后被自动清零清零优先级低于新事件触发置位。修正后的代码逻辑才符合“中断事件必须不丢失”的基本要求。这一个小点在实际FPGA验证里非常致命忘了做按键按一天都没反应。2.4 提示词技巧把“验收清单”写进提示词在RTL阶段我的提示词实际上就是一个需求模板。模板包含六块内容角色设定、接口定义、寄存器列表、功能要求、禁止事项、输出形式。举一个完整例子你是一个APB外设设计专家。请用Verilog实现一个32位GPIO模块接口定义如下pclk、presetn、psel、penable、pwrite、paddr[7:0]、pwdata[31:0]、prdata[31:0]、gpio_pins[31:0]以及irq。寄存器偏移DATA_IN0x00、DATA_OUT0x04、DIR0x08、MODE0x0C、INT_EN0x10、INT_TYPE0x14、INT_POL0x18、INT_STAT0x1C。MODE每4位控制一路引脚支持输入浮空、输入上拉、输入下拉、推挽输出、开漏输出。中断支持上升沿、下降沿、双沿触发。代码要求可综合、无锁存器推断、所有always块使用时序逻辑或纯组合逻辑禁止使用initial和fork引脚三态控制使用output enable信号和assign语句。这段提示词直接决定了代码质量。我在“禁止事项”里专门加了“禁止使用initial和fork”因为AI特别容易在可综合模块里写出initial语句仿真能跑综合直接报错。把验收清单写进提示词比生成后再审查省事得多。3. 验证是真正的战场AI写Testbench与断言3.1 测试计划先于代码列功能点再动手RTL写完之后按传统流程是写验证环境。这部分是最需要人把关的。AI能生成大量验证代码但不代表这些代码能证明设计正确。我先把测试计划做成表格每项包含测试点、测试方法、期望结果。核心测试点包括APB读写通路、寄存器复位值、方向切换后引脚状态变化、输入模式采样、输出数据更新、开漏模式下拉能力、上拉/下拉模式、中断的三种边沿触发、中断状态清除、多引脚同时操作。这张表的作用有两个一是指导我向AI要什么测试代码二是验收时每过一项就打勾。没有这张表AI生成一百个testcase也只是表面热闹。3.2 让AI生成基础Testbenchinout连接的坑我把测试计划发给AI说“请生成基于Verilog的testbench用最朴素的initial块模拟APB时序每个测试点单独一个task。”AI生成了一份基础TB端口连接大体正确但在inout引脚处理上出了大问题。它最初把gpio_pins声明成reg型然后直接赋值。这在仿真里会报错因为inout不能由reg驱动。正确写法是顶层用wire再通过pullup/pulldown和外部驱动源来模拟外部设备wire [31:0] gpio_pins; wire [31:0] pin_sim_input; reg [31:0] ext_drive_en; reg [31:0] ext_drive_value; assign gpio_pins ext_drive_en ? ext_drive_value : {32{1bz}}; initial begin ext_drive_en 32h0; #100; // 测试输入模式外部把低4位驱动为1 ext_drive_en 32h0000000F; ext_drive_value 32h0000000F; end这个细节如果没处理后面所有和引脚相关的测试都是虚假的。我让AI重新生成并在提示词里明确说“inout引脚在测试平台中必须用wire类型通过外部使能和赋值来模拟驱动不要在initial块里直接对inout引脚赋值。”修正后测试才有意义。3.3 用断言和覆盖率逼AI补测试基础的TB只能验证“功能看起来对”但没法回答“测全了没有”。我又让AI生成SVA断言和covergroup。下面这个断言用于检查读写通路稳定性property p_read_data_valid; (posedge pclk) disable iff (!presetn) (psel !pwrite penable) |- !$isunknown(prdata); endproperty assert property(p_read_data_valid);这段代码的价值在于任何一次有效的APB读操作数据线上都不能出现X态。如果没有这个断言仿真时数据变化不直观很容易漏掉总线竞争问题。覆盖率方面我让AI按MODE寄存器的每种取值生成coverpointcovergroup gpio_mode_cg (posedge pclk); cp_mode0: coverpoint mode0 { bins float {4b0000}; bins pull_up {4b0001}; bins pull_down {4b0010}; bins push_pull {4b0100}; bins open_drain {4b0101}; } endgroup跑完一轮回归后覆盖率报告显示pull_down模式没被覆盖到。我回去查测试计划确实漏了“下拉模式读回0”的用例。AI不会主动指出你没测什么覆盖率工具才是真正告诉你“测够了没有”的裁判。3.4 AI生成验证代码的常见翻车点AI生成TB时踩坑比生成RTL更多我总结出四个高频问题。第一时钟和复位经常没按原设计来的。AI习惯写always #5 clk~clk但复位逻辑却写成同步复位忘了某些模块是异步复位。我让它统一改成异步复位同步释放并用initial里对presetn做两次时钟周期的低电平释放。第二APB时序容易写错。AI经常在同一拍里把psel和penable同时拉高这违反APB协议。正确做法是IDLE时psel0, penable0SETUP时psel1, penable0ACCESS时psel1, penable1。第三忽略inout的高阻态竞争。如果DUT内部输出使能和外设驱动同时有效仿真会红XAI不擅长自动识别是哪一方在驱动。第四断言disable iff写漏了先复位时直接报一堆假错。这些翻车点让我明白AI在验证上最大的贡献是“能生成骨架”而验证思路、功能点和波形分析必须人来管。你把测试计划喂得越细AI生成的TB越能用反之一句“帮我写个TB”只会让你在修仿真错误上花双倍时间。4. 从RTL到硬件综合、约束与FPGA实测4.1 综合前先想清楚GPIO的“方向主人”RTL和仿真通过了下一步是让它到真实硬件里跑。综合前必须先想清楚一个关键问题GPIO三态门的方向控制信号是谁在FPGA里GPIO引脚通常不能简单地做成内部三态门更好的做法是使用输出使能信号驱动IO buffer让工具自动处理IO pad。我的RTL里做了一层封装assign gpio_pins oe[0] ? data_out_reg[0] : 1bz;这种写法在仿真中完全正确综合到FPGA后工具会自动映射成IO buffer的T端口。实际约束时要给每一根引脚补充IO标准、上拉选项等约束。如果你用的是Vivado创建工程时可直接把gpio_pins做成PACKAGE_PIN约束声明为双向口软件会生成IO buffer。4.2 约束文件告诉工具哪些信号是时钟和延迟综合前我写了一份最简单的SDC约束用于FPGA内部时序检查create_clock -period 10 -name pclk_ck [get_ports pclk] set_input_delay -clock pclk_ck -max 4 [get_ports psel] set_input_delay -clock pclk_ck -max 4 [get_ports penable] set_input_delay -clock pclk_ck -max 4 [get_ports pwdata] set_input_delay -clock pclk_ck -max 4 [get_ports paddr] set_input_delay -clock pclk_ck -max 4 [get_ports pwrite] set_output_delay -clock pclk_ck -max 2 [get_ports prdata] set_output_delay -clock pclk_ck -max 2 [get_ports irq]很多新手会忽略输入延迟约束直接让工具默认在时钟沿采样。GPIO这种简单模块还好一旦总线时序偏紧张缺约束会导致后仿真和实际板子对不上。set_input_delay和set_output_delay的本质是告诉工具外部信号相对于时钟的到达时间不是随便写的要根据APB主设备的时序参数估算。综合时我用Yosys试了开源流程命令如下read_verilog gpio.v read_verilog sync_2ff.v synth -top gpio dfflibmap -liberty mycells.lib abc -liberty mycells.lib write_verilog synth_gpio.v用开源流程的好处是能快速检查RTL的可综合性坏处是时序约束和IO绑定不如商业工具方便。所以最终我还是在Vivado里建了工程综合后看到的资源占用只有几十个LUT时序没有任何问题。4.3 上板实测GPIO模式选择与应用场景在FPGA上验证GPIO模式时我把12根引脚接成不同实验电路。低4位接按键按键另一端接地启用输入上拉模式高4位接LED启用推挽输出模式另有2根引脚做了开漏输出实验外接上拉电阻。这时就回答了一个核心问题GPIO模式如何选择按键接GND启用输入上拉这样按键没按下时读回1按下后读回0逻辑清晰LED接推挽输出因为LED需要足够驱动电流开漏输出不接外部上拉时无法正常拉高I2C类总线通常用开漏输出因为总线协议要求线与机制多设备共享一根线谁都不能强拉高。我把这些场景对应到代码模式配置里上拉模式设置MODE低四位为4b0001推挽输出设置4b0100开漏输出设置4b0101。上板后按键动作通过输入读回和中断都能正确触发LED在推挽模式下亮度正常而开漏输出那路如果不接上拉LED确实不会亮。这个实验虽然简单但帮我把八种模式中的核心逻辑验证了一遍。4.4 FPGA验证中的IP集成坑上板测试暴露了不少不能在仿真里看到的问题。第一个是引脚约束冲突。Vivado默认有些pin被绑定到配置功能上比如LED接的引脚和存储器的引脚冲突启动时会报错。解决办法是把约束改成IO_STANDARD和PACKAGE_PIN并在bitstream设置里禁止同时使用配置引脚。第二个问题是三态门在综合后变成了两个IO buffer如果不加KEEP或约束工具可能优化掉一部分。第三个是中断信号在按键消抖过程中多次触发。外部按键机械抖动会让同一按动事件触发好几次上升沿。这不是RTL逻辑错误而是缺少输入滤波。我在中断输入前加了简单的同步器但同步器不能完全消抖。真正的产品级GPIO必须带可配置的滤波计数器我这次为了控制项目范围只做了边沿触发因此在测试时用拨码开关代替按键验证避免机械抖动干扰。5. AI辅助设计的投入产出分析与心得5.1 时间开销与提效点整个项目从规格到FPGA验证我一共花了三天。第一天搭架构和写规格第二天让AI生成RTL并修改第三天写TB、跑仿真和上板。如果纯手工写我估算这个工作量要一周左右。AI最大的提效点在RTL生成和TB生成尤其是寄存器读写部分它只用了十几秒就给出了可用的代码。反过来在架构决策和测试计划上AI帮不了太多还是得靠人脑。我统计了一下时间分布规格和架构占14%RTL编写和修改占28%验证环境搭建和修bug占35%FPGA约束和上板占23%。验证仍然是大头。AI写TB快但仿真错误往往是综合性的需要根据波形倒推是哪一段代码的问题这个过程AI给不了太多帮助。5.2 AI agent式多角色协作的一些尝试我试了另一种玩法把AI当agent用让它在多轮对话里扮演不同角色。第一轮让“设计工程师”写RTL然后我粘贴代码让“验证工程师”审查指出问题再让“设计工程师”按评审意见修改。多轮之后代码确实会变干净很多。但是你会发现如果第一轮喂给AI的spec本身就糊涂后面所有角色都会在糊涂基础上打转。AI agent的核心不是角色数量而是角色之间有没有清晰的信息传递格式。我用的是“代码块问题清单修改要求”的方式每一步的输入输出都是明确文本效果比自由对话好不少。5.3 给想尝试的人三条建议如果你也想复现这个项目我的三条经验直接说给你听。第一控制项目规模。不要一上来就让AI设计带DMA和复杂协议的外设GPIO这种寄存器型模块是绝佳的起步。第二把验收清单写到一句话一个功能点让AI对着清单逐项实现。不要让它自由发挥自由发挥的后果就是寄存器地址乱跳和中断行为模糊。第三仿真验证阶段务必自己看波形。AI能生成TB能生成断言但到底有没有覆盖到所有分支只能靠覆盖率报告和你的眼睛确认。我个人体会到的一点是AI在这类设计里能极大降低从零编码的门槛但它不能替代“你本来就应该懂”的那部分硬件直觉。三态门方向、APB时序、亚稳态处理、开漏输出上拉这些概念你不懂就是不懂AI生成的代码再华丽也救不了集成时的火葬场。这次项目结束后我反而对AI辅助设计更有信心了。下一步我想试着让AI生成UVM寄存器模型和scoreboard把一个中小型外设的完整验证环境啃下来。