CMOS这三个大写字母做半导体的人天天挂在嘴边——手机里的摄像头是CMOS图像传感器CPU内部几十亿个晶体管几乎全是CMOS结构就连嵌入式工程师手里的MCU核心数字逻辑也跑在CMOS上。但这玩意儿到底为什么能同时扛起“逻辑开关”和“感光元件”两面大旗为什么课本上讲数字电路总要单独拎出反相器来分析版图课又从截面图讲起我想顺着一条主线——从最小单元反相器一路讲到现代CMOS图像传感器和嵌入式低功耗设计——把这些“热词”背后的原理串起来。这篇内容适合三类人正在复习数字IC、模拟IC课程的学生想搞懂芯片“为什么这么设计”的嵌入式或硬件爱好者以及刚入门想做仿真和版图的工程师。我会尽量把每个概念讲透关键步骤直接给出可抄作业的版本。1. 理解CMOS从名字到登场逻辑1.1 “互补”二字的分量CMOS全称Complementary Metal Oxide Semiconductor直译是“互补金属氧化物半导体”。很多人背完这个全称就完事了但“互补”这两个字才是整个技术路线的灵魂。互补指的是同一时刻一对管子中一个导通、另一个必然截止两者像跷跷板一样交替工作。具体来说CMOS由N沟道MOS管NMOS和P沟道MOS管PMOS成对构成。NMOS栅极高电平如1.2V时导通低电平时截止PMOS则恰好相反栅极低电平时导通高电平时截止。把这对管子按特殊拓扑连在一起输入信号在高低之间跳变时总能保证输出被一个强驱动管拉到确定电平同时另一个管子处于截止状态。这里有个初学者很容易混淆的点PMOS和NMOS其实是“物理对称”的器件差别在于掺杂类型。NMOS的导电沟道载流子是电子PMOS是空穴。电子迁移率大约是空穴的2到3倍所以同样尺寸下NMOS的驱动能力更强。这也是为什么几乎所有CMOS版图里PMOS都会做得比NMOS宽具体原因后面讲反相器设计时再展开。类比一下跷跷板两端不可能同时着地。CMOS的逻辑输出就像跷跷板的支点一端发力一端悬空输出就是确定的“0”或“1”不会出现两边都通、电源到地直接短路的尴尬局面。1.2 为什么是CMOS赢了回顾历史芯片不是一开始就用CMOS的。上世纪六七十年代PMOS逻辑和NMOS逻辑都曾短暂流行过但它们有一个致命问题——存在静态功耗。以早期的NMOS逻辑为例为了让电路实现“与非”等功能常采用“耗尽型负载”或“伪NMOS”结构上拉电阻或上拉管一直处于导通状态输入为低时上拉管和下拉管同时导通电源到地形成直流通路电流一直在流。一个门电路可能只耗几十微瓦但一个芯片集成了几百万个门静态功耗可以轻松逼近百瓦量级——这放在今天简直是灾难。CMOS结构彻底解决了这个问题。由于PMOS和NMOS交替导通理论上每个逻辑门在稳定状态下的电流只有漏电流亚阈值漏电和栅氧隧穿漏电功率可以做到纳瓦甚至皮瓦级。再加上CMOS生产工艺与标准逻辑设计流程天然契合噪声容限高、扇出能力强它在80年代后迅速取代NMOS成为绝对主流并且一直延续到今天。从功耗公式就能直观感受到优势动态功耗 P α × C × VDD² × f这里的α是翻转活动因子。CMOS先通过“零静态电流”把基座功耗压到极低再在动态功耗上不断通过降电压、降频率来控制才有了今天我们口袋里那块电池能用一整天的智能手机芯片。关于这个公式我在第2章的功耗小节再带大家手算一遍。2. 最小单元CMOS反相器背后的一整套逻辑2.1 电路图与基本工作状态CMOS反相器是CMOS世界的“最小公约数”。它的电路图极其简单PMOS管源极接VDDNMOS管源极接地两个漏极短接作为输出端两个栅极短接作为输入端。输入为高电平VDDNMOS导通因为栅压高于阈值PMOS截止栅压远高于源极|Vgs|不够输出被NMOS强下拉到地逻辑为“0”。输入为低电平0NMOS截止PMOS导通栅压为0相对于源极VDD为负偏置输出被PMOS强上拉到VDD逻辑为“1”。这两个稳定状态中电源到地之间总有一个管子处于截止状态所以静态电流接近零。这就是CMOS反相器作为数字电路基础的“静态零功耗”特性。这里有一个很多教材喜欢考的点为什么反相器不需要电阻也能逻辑正确因为PMOS和NMOS在这里扮演的是开关相当于一个“单刀双掷”结构的两端PMOS负责把输出拉到1NMOS负责把输出拉到0输出没有第三态不会被悬空。如果你用分立元件搭电路也可以直接用CD4007这类CMOS芯片里的管子来做实验原理完全一样。2.2 电压传输特性与五个区域如果把输入电压从0缓慢扫到VDD同时测量输出电压会得到一条S形的电压传输特性VTC曲线。这条曲线是判断一个反相器“逻辑是否可靠”的关键证据。按教科书标准划分VTC可以分成五个工作区域区域A输入接近0NMOS截止PMOS导通输出 VDD。电路工作在线性驱动状态。区域B输入略高于0NMOS进入饱和区PMOS仍在线性区输出开始缓慢下降。区域C输入在VDD/2附近两个管子同时处于饱和区电流达到最大输出电压急剧变化。这段区域是反相器的“增益区”。区域D输入接近VDDNMOS进入线性区PMOS饱和输出继续下降到接近0。区域E输入VDDNMOS导通PMOS截止输出0。区域C的陡峭程度决定了反相器的增益。增益越大噪声容限越大——也就是说有外部噪声干扰时逻辑1和逻辑0越不容易误判。理想反相器的增益为无穷大VTC会像阶跃一样陡峭实际工艺受限增益通常能做到20到100倍足够满足绝大多数数字逻辑需求。有个实操小技巧在LTSpice中用DC扫描可以直接看到VTC曲线并且能读到切换阈值点通常可以设计成VDD/2左右。我第3章的仿真段落会介绍怎么搭这个电路并扫描。2.3 功耗从哪来静态与动态CMOS虽然静态功耗极低但并非为零。功耗分为三部分工程上占比差别非常大静态功耗由漏电流引起。亚阈值漏电MOS管在“关断”状态下仍有微小电流通常几纳安到几微安和栅极漏电占大头。先进工艺节点比如7nm以下亚阈值漏电尤其严重所以现代芯片设计了电源门控在空闲时直接切断模块供电。动态功耗来自电容充放电。每次逻辑翻转输出端总电容C负载电容寄生电容都要被充放电一次功耗公式是P_dyn α × C × VDD² × f。VDD平方项说明电压从1V降到0.7V功耗几乎减半这就是DVS动态电压调节的物理依据。短路功耗输入电压在VTC过渡区时PMOS和NMOS同时导通的一瞬间电源到地存在短路直流通路。这个时间窗口通常只有皮秒级占比不大但在高速电路里不能完全忽视。来做个具体的估算假设一个ARM Cortex-A类CPU内核有10亿10⁹个门平均每个门负载电容约100fF10⁻¹³F活动因子α0.1运行频率2GHz供电电压1VP 0.1 × 10⁹ × 10⁻¹³ × 1² × 2×10⁹ 20W所以一个高性能CPU在满载时功耗二三十瓦完全符合物理规律。想降功耗最有效的杠杆就是降电压其次才是降频率和降电容。这个结论我后面讲嵌入式低功耗优化时还会用到。对初学者来说最不容易理解的地方是“为什么静态功耗在CMOS里这么低”。记住一句话稳定输出时两管之中总有一个是截止的截止的管子相当于一个高阻开关电流只能走漏电数量级在纳安到微安和动态功耗的安培级差了好几个数量级。3. 从反相器到数字系统组合逻辑与时序逻辑3.1 与非门、或非门与传输门的构建套路反相器解决了“取反”的问题但数字世界还需要与、或、存储和运算。好消息是从反相器出发CMOS逻辑门有非常固定的设计套路。先看与非门NAND两个PMOS并联接VDD两个NMOS串联接地。输入A、B中任意一个为低对应PMOS导通、对应NMOS截止输出被上拉到高只有A、B同时为高两个NMOS都导通、两个PMOS都截止输出被下拉到低。这就是“有0出1全1出0”的与非逻辑。再看或非门NOR两个PMOS串联接VDD两个NMOS并联接地。A、B中任意一个为高对应NMOS导通、对应PMOS截止输出低必须A、B全为低两个PMOS都导通输出高。逻辑上是“全0出1有1出0”。从面积和速度的角度看NAND门通常优于NOR门原因还是载流子迁移率差异NAND门把速度快的NMOS放在串联路径上坏影响小NOR门把慢的PMOS放在串联路径上下拉路径反而不太关键但上拉时串联的两个PMOS明显吃力。所以标准单元库里NAND门的使用频率远高于NOR门这不是偶然。除了基础逻辑门CMOS还有一个特殊器件——传输门Transmission Gate。它由PMOS和NMOS并联NMOS栅接控制信号PMOS栅接控制信号的反相。控制端为高时两个管子同时导通输入可以几乎无损地传到输出控制端为低时两管都截止输出被隔离。传输门在数字电路里专门用来做“开关”和“选通”它是D触发器、锁存器、总线隔离器的基础。它的优势在于导通时能同时传输强0和强1——单只NMOS传输高电平时会有阈值损失输出只能到VDD-Vth单只PMOS传输低电平时也有类似问题只有NMOSPMOS并联互补导通才能让高低电平都“无损通过”。3.2 D触发器逻辑图背后的主从结构热搜词里出现了“CMOS逻辑门构成D触发器逻辑图”这确实是数字IC学习者绕不过去的一道门槛。D触发器在标准数字设计里是最常用的时序单元它的功能只有一个时钟边沿到来时把输入端D的值“捕获”并保持到输出Q上。常见的CMOS D触发器主从结构可以拆成两级主锁存器和从锁存器两个锁存器由互补时钟控制。第一级是主锁存器由两个传输门和两个反相器组成。时钟CLK为低时输入传输门打开主锁存器跟随DCLK为高时输入传输门关闭主锁存器内部反馈反相器被接入保持住刚才采到的值。第二级是从锁存器结构与主锁存器类似但控制时钟相反。CLK为低时从锁存器保持CLK为高时从锁存器穿透接受主锁存器的值并把输出送到Q。两个锁存器交替采样与保持就在时钟上升沿实现了“主-从”交接输出只在边沿时刻更新一次。为什么用这种两级结构而不是直接用一个锁存器因为单个锁存器是电平敏感的——在时钟高电平期间D一变化Q就跟着变这在高速流水线里会造成数据竞争而边缘触发只在瞬间采样能严格保证时序约束。如果你在纸上画D触发器的逻辑图可以按这个步骤来画出主锁存器CLK经过反相器得到CLKNCLKN控制一个传输门接DCLK控制另一个反馈传输门接反相器输出。画出从锁存器CLK控制输入传输门接主锁存器输出CLKN控制反馈传输门。两个锁存器的反相器串联输出端接一个反相器驱动Q。当你在纸上把6个或8个传输门反相器的图标出来其实你已经得到了一个可以直接通过逻辑综合工具实现的标准D触发器结构。真正的工业级库单元还要考虑锁存器内部弱反相器与铠装驱动管的尺寸比例避免反馈过强导致主路径无法翻转这个细节版图工程师会重点检查。3.3 LTSpice下的CMOS反相器仿真实践没有仿真就动手画版图或者烧IC几乎等于闭眼开车。LTSpice是免费且跨平台的Spice仿真工具用来验证CMOS反相器的功能特别顺手。下面这份网表可以直接复制到LTSpice里运行。* CMOS Inverter Simulation - 反相器瞬态仿真 VDD vdd 0 DC 1.2 VIN in 0 PULSE(0 1.2 0 2n 2n 50n 100n) M1 out in vdd vdd PMOS W2u L0.18u M2 out in 0 0 NMOS W1u L0.18u .model NMOS NMOS(LEVEL1 VT00.5 KP200u) .model PMOS PMOS(LEVEL1 VT0-0.5 KP100u) .tran 1n 500n .backanno .end这个例子用1.2V供电5MHz方波输入周期100ns高电平50nsPMOS宽长比2:1NMOS宽长比1:1。因为电子迁移率约为空穴的2.5倍所以PMOS做宽到2倍后上拉与下拉能力才能匹配VTC的阈值点会落在VDD/2附近。跑完瞬态仿真后可以把输入和输出波形放在同一张图里看延迟。理论上你会看到输出电压上升沿比下降沿慢一些——这正好对应空穴迁移率低的事实。此时把PMOS宽度从2u加到3u或4u再仿真一次上升沿会明显变快。这就是版图设计里“调制P/N宽度比”最直观的实验也是台积电、中芯国际等Foundry设计规则里明明白白写着的规律。如果还想看VTC曲线把指令改成.dc VIN 0 1.2 0.01DC扫描会输出一条漂亮的S形曲线。可以从图中读阈值电压大约在0.5V到0.7V之间取决于Wp/Wn比噪声容限也能直观看出来。这个仿真模型用的LEVEL1是MOSFET的一阶模型精度有限但用来验证逻辑功能绰绰有余真正的工业仿真需要带入Foundry提供的BSIM3或BSIM4模型卡。初学者在LTSpice里最容易踩的坑是MOS管符号的衬底接法PMOS的衬底必须接VDDNMOS的衬底必须接GND。这两个接错仿真器会报错或者输出完全颠倒。原理上讲衬底体极和源极之间的PN结必须反偏否则体二极管会导通管子就失去栅控特性了。4. 微观世界版图、截面图与制造工艺4.1 从电路图到版图亲手画出能用的CMOS反相器电路图画得再漂亮最终也要落到“版图”上才能去流片。版图是芯片物理层的图纸定义了每一层材料N阱、有源区、多晶硅、金属的形状和位置。以CMOS反相器版图为例布局的关键步骤可以归纳为画N阱PMOS要待在N阱里NMOS放在P型衬底上。N阱通常是一大片矩形区域周围要留足阱边界到有源区的距离。画有源区和多晶硅栅NMOS和PMOS的有源区分别画在N阱内外的区域多晶硅条跨过有源区形成栅极。注意多晶硅不能跨过两个有源区之间的空白以免造成意外的MOS管。添加源漏注入区NMOS有源区做N注入PMOS有源区做P注入这与管子类型必须匹配。金属连线与接触孔源极、漏极、栅极通过接触孔连接到金属层VDD线接到PMOS源端GND线接到NMOS源端输出线从两管漏端引出去。版图设计里有个经典教训务必检查每个MOS管的衬底连接。正常情况NMOS的体端要连接GNDPMOS的体端要连接VDD。如果衬底没连好硅片上的PN结可能正向导通电路直接失效甚至烧毁。工业上检查这个问题靠的是LVS版图与原理图一致性工具它会自动比对版图提取出的网表和原理图网表是否完全一致。对于D触发器这种规模稍大的时序单元版图画起来更讲究“对称与匹配”时钟信号CK和CKN的走线要尽量等长两条反相器反馈环路的管子和连线要尽量靠近避免时钟偏斜和寄生电容差异导致功能错误。此外输入输出信号尽量走不同金属层或远离高速翻转的节点以降低串扰。这些经验不是教科书上的公式而是用一次次流片失败换来的。4.2 截面图里藏着哪些秘密版图是俯视图截面图则把芯片沿垂直方向“切开”让你看清从硅片表面到金属互连的每一层结构。CMOS反相器的截面图从下往上通常是P型衬底整块硅片的基底掺杂浓度较低呈P型导电。N阱选择性注入N型杂质形成的区域PMOS就做在N阱里。栅氧层SiO₂或高K介质厚度只有几纳米是栅极和沟道之间的绝缘层。多晶硅栅导电的多晶硅条作为MOS管控制端。侧墙和源漏注入区在多晶硅两侧形成轻掺杂源漏LDD和重掺杂源漏。STI浅沟槽隔离用来隔开相邻器件避免漏电和闩锁。金属互连层从接触孔到M1、M2……现代工艺可以到十几层铜互连。很多人第一眼看到截面图会问为什么PMOS一定要放在N阱里原因很简单PMOS的源漏是P型重掺杂而衬底是P型。如果把PMOS直接放在P衬底上器件的PN结会被衬底电位固定在0V无法形成正确的偏置。只有把局部区域反型成N型阱PMOS的源漏P才能被N阱包围形成正确的PN结隔离。栅氧是MOS管最核心的尺寸之一。栅氧越薄栅控能力越强漏电流越小但隧穿漏电会增大。从0.35um工艺的7nm栅氧到5nm工艺的1nm左右工程师在控制厚度这件事上几乎是在和原子极限赛跑。截面图对电子显微镜分析很有用流片后如果发现芯片电流异常最常用的手段就是把芯片磨片后在SEM下看截面检查栅氧和金属层是否出现断裂或短路。4.3 闩锁效应与阱的设计画版图和理解截面图时有一个CMOS工艺特有的失效机制不能不知道——闩锁效应Latch-up。它是CMOS芯片在特定触发条件下寄生PNPN结构被激活电源到地形成短路电流持续增大直到烧毁芯片。寄生结构就藏在N阱和P衬底之间NMOS的源/漏N、P衬底、N阱、PMOS的源/漏P这四层刚好组成一个PNPN晶闸管可控硅。正常工作时这个晶闸管的两端不导通但如果某个条件触发比如I/O引脚电压超过VDD或低于GND、瞬时大电流注入电源线N阱和P衬底之间形成足够的压降PN结开始正偏晶闸管被触发“闩锁”电源到地的短路电流就会一直维持。防止闩锁的办法在版图和工艺层面都有做保护环在NMOS周围加P接地环在PMOS周围加N接VDD环把寄生PNPN的基极电位钉死。降低阱和衬底的电阻阱接触孔和衬底接触孔要打得足够密让寄生的横向分压达不到导通阈值。增加阱深或用SOI衬底绝缘体上硅工艺直接切断了PNPN结构的通路从物理上消灭闩锁风险。我见过很多初学版图的人画完反相器后忘加衬底接触孔LVS能过因为LVS只比对器件逻辑连接但一上电芯片就发热异常。所以在正式流片前ESD和闩锁测试都是必跑的项目版图上还要额外加ESD保护电路。用一句话总结版本要义版图决定能不能造出来截面图决定造出来是什么样而闩锁防护决定它能不能长命百岁。5. 现代应用版图从处理器到CMOS图像传感器5.1 数字世界的基石CPU、存储与嵌入式从功耗和集成度出发CMOS几乎统治了所有数字芯片CPU、GPU、FPGA、Flash存储器、MCU再到手机里的基带和Wi-Fi SoC。芯片上最复杂的逻辑功能归根到底都是反相器、与非门、触发器这些CMOS基本单元在海量复制。存储是最典型的例子SRAM单元用6个CMOS晶体管构成一个存储位两个反相器交叉耦合两个访问管不刷新也能保持数据只要电源不掉数据就在而Flash通过浮栅晶体管的电荷存储来记忆状态断电不丢原理上也依赖MOS结构。CPU中的ALU、流水线寄存器、Cache阵列本质上就是几十亿个CMOS管在时钟节拍下同步翻转。嵌入式工程师看CMOS更关心的是低功耗策略。以一颗MCU为例芯片内部通常包含多电压域内核电压0.8V~1.2VI/O电压1.8V~3.3V不同模块可以独立开关电源。设计上常见的手段包括时钟门控把不需要工作模块的时钟停掉动态功耗直接降为零。电源门控用高阈值漏电小的MOS管做电源开关空闲模块整体断电静态功耗几乎归零。DVFS动态调压调频轻负载时降低电压和频率电压降一档功耗按平方下降效果立竿见影。多阈值单元库芯片里同时使用SVT标准阈值、HVT高阈值、LVT低阈值三种单元关键路径用LVT保证速度非关键路径用HVT降低漏电——这也是为什么你看芯片设计流程总要跑多轮时序和功耗收敛。5.2 CISCMOS图像传感器如何接管摄像市场热搜词里出现了“CMOS图像传感器”这是CMOS技术最出圈的应用之一。到今天手机摄像头、数码相机、安防监控、车载影像99%以上的图像传感器都是CMOS工艺制造。它和CCD电荷耦合器件相比几乎是降维打击。CMOS图像传感器的核心思想并不复杂在一个像素点里用光电二极管把光子转换为电荷电荷再通过MOS管放大和选通最终被ADC转换为数字信号。像素阵列外围集成行列驱动、读出电路、放大器和ADC一个芯片就能输出完整的数字图像数据流。它赢在四个方面单芯片集成CCD需要多片配合感光芯片驱动芯片模拟前端CMOS传感器把模拟读取、数字控制、图像处理都做在同一块芯片上成本直接大幅下降。低功耗每个像素的放大器在信号读取时才工作而且CMOS器件本身静态功耗低手机摄像头的功耗能接受。速度快像素可以并行读出配合片上ADC和高帧率模式拍1080p高帧视频都不在话下。成本低直接沿用成熟的CMOS标准工艺生产线的兼容性极好。现代手机里的CMOS图像传感器还会用上BSI背照式技术把光电二极管放在硅片的背面让光线直接进入感光区避免正面金属层遮挡量子效率大幅提升。背照式传感器接着往上堆叠形成“像素层逻辑电路层”的堆叠式结构感光面积和逻辑密度都能最大化这就是如今一英寸大底旗舰传感器采用的路线。如果你在LTSpice里仿真过反相器的翻转延迟那你在CIS里能找到大量相似的设计点像素选通时序要精确控制模拟采样要保持器的电荷不能漏走列级ADC要在有限的线性度内完成转换都是模拟和数字的交叉难题。传感器作为“模拟前端数字后端”的集合体对工程师的综合能力要求相当高。5.3 嵌入式CMOS的低功耗策略与工艺演进嵌入式CMOS是CMOS技术目前增长最快的落地场景。从智能手表到工业传感器节点从助听器到智能门锁核心要求都是“用最少的电做完最多的活”。传感器节点一颗纽扣电池可能要撑一年所以芯片功耗往往比性能更影响用户体验。低功耗设计上除了前面提到的时钟门控和DVFS还有两个CMOS工艺层面的重要趋势近阈值计算Near-Threshold Computing工作电压压到接近MOS管阈值电压比如0.4V~0.5V动态功耗大幅降低代价是速度变慢。有些MCU做物联网传感器采集时内核频率只需要几十MHz完全够用就能在近阈值区跑。FD-SOI和FinFET传统的平面CMOS在20nm以下越来越难控制漏电。FD-SOI用超薄绝缘体把器件和衬底隔离体偏置可以动态调节阈值电压FinFET把沟道做成立体鱼鳍状栅极从三面夹住沟道亚阈值特性大幅改善。这些技术本质都是CMOS只是结构上不断演进。再往后看GAA环绕栅极和2D材料通道也开始进入业界视野CMOS的基本原理——互补开关零静态功耗——在可预见的未来依然有效变的只是器件形态。CIS和嵌入式芯片这两个方向恰好展示了CMOS的两面既能做极其精密的感光模拟前端又能做极低功耗的大规模数字控制。理解CMOS反相器和它的延伸结构就像掌握了半导体世界的原子核核心里那对互补的管子稳定、可靠、耗电极省从1970年代一路支撑到今天的数字化社会没有它就没有智能手机、没有物联网、没有自动驾驶——我们手中看似平常的现代生活大半都是建立在这种微小的“高低电平开关”之上的。我个人这几年带项目下来最深的体会是不要轻视反相器这种“简单”结构。把VTC曲线、驱动能力、闩锁原理这些基本功吃透后无论是看芯片手册里的低功耗模式还是debug一块新打样的传感器板心里都比别人多一根清晰的线。对刚接触CMOS的读者我建议上手第一步就是在LTSpice里把反相器的VTC和瞬态波形仿出来第二步找一张标准CMOS反相器的版图截面图看明白每层材料的作用然后再去啃D触发器逻辑图和各种应用方案——地基打牢了上层建筑再复杂也不会慌。 
长河君 · 2026/10/6 14:07:07 · 阅读 1.2k CMOS技术详解：从反相器到图像传感器与低功耗设计
CMOS这三个大写字母做半导体的人天天挂在嘴边——手机里的摄像头是CMOS图像传感器CPU内部几十亿个晶体管几乎全是CMOS结构就连嵌入式工程师手里的MCU核心数字逻辑也跑在CMOS上。但这玩意儿到底为什么能同时扛起“逻辑开关”和“感光元件”两面大旗为什么课本上讲数字电路总要单独拎出反相器来分析版图课又从截面图讲起我想顺着一条主线——从最小单元反相器一路讲到现代CMOS图像传感器和嵌入式低功耗设计——把这些“热词”背后的原理串起来。这篇内容适合三类人正在复习数字IC、模拟IC课程的学生想搞懂芯片“为什么这么设计”的嵌入式或硬件爱好者以及刚入门想做仿真和版图的工程师。我会尽量把每个概念讲透关键步骤直接给出可抄作业的版本。1. 理解CMOS从名字到登场逻辑1.1 “互补”二字的分量CMOS全称Complementary Metal Oxide Semiconductor直译是“互补金属氧化物半导体”。很多人背完这个全称就完事了但“互补”这两个字才是整个技术路线的灵魂。互补指的是同一时刻一对管子中一个导通、另一个必然截止两者像跷跷板一样交替工作。具体来说CMOS由N沟道MOS管NMOS和P沟道MOS管PMOS成对构成。NMOS栅极高电平如1.2V时导通低电平时截止PMOS则恰好相反栅极低电平时导通高电平时截止。把这对管子按特殊拓扑连在一起输入信号在高低之间跳变时总能保证输出被一个强驱动管拉到确定电平同时另一个管子处于截止状态。这里有个初学者很容易混淆的点PMOS和NMOS其实是“物理对称”的器件差别在于掺杂类型。NMOS的导电沟道载流子是电子PMOS是空穴。电子迁移率大约是空穴的2到3倍所以同样尺寸下NMOS的驱动能力更强。这也是为什么几乎所有CMOS版图里PMOS都会做得比NMOS宽具体原因后面讲反相器设计时再展开。类比一下跷跷板两端不可能同时着地。CMOS的逻辑输出就像跷跷板的支点一端发力一端悬空输出就是确定的“0”或“1”不会出现两边都通、电源到地直接短路的尴尬局面。1.2 为什么是CMOS赢了回顾历史芯片不是一开始就用CMOS的。上世纪六七十年代PMOS逻辑和NMOS逻辑都曾短暂流行过但它们有一个致命问题——存在静态功耗。以早期的NMOS逻辑为例为了让电路实现“与非”等功能常采用“耗尽型负载”或“伪NMOS”结构上拉电阻或上拉管一直处于导通状态输入为低时上拉管和下拉管同时导通电源到地形成直流通路电流一直在流。一个门电路可能只耗几十微瓦但一个芯片集成了几百万个门静态功耗可以轻松逼近百瓦量级——这放在今天简直是灾难。CMOS结构彻底解决了这个问题。由于PMOS和NMOS交替导通理论上每个逻辑门在稳定状态下的电流只有漏电流亚阈值漏电和栅氧隧穿漏电功率可以做到纳瓦甚至皮瓦级。再加上CMOS生产工艺与标准逻辑设计流程天然契合噪声容限高、扇出能力强它在80年代后迅速取代NMOS成为绝对主流并且一直延续到今天。从功耗公式就能直观感受到优势动态功耗 P α × C × VDD² × f这里的α是翻转活动因子。CMOS先通过“零静态电流”把基座功耗压到极低再在动态功耗上不断通过降电压、降频率来控制才有了今天我们口袋里那块电池能用一整天的智能手机芯片。关于这个公式我在第2章的功耗小节再带大家手算一遍。2. 最小单元CMOS反相器背后的一整套逻辑2.1 电路图与基本工作状态CMOS反相器是CMOS世界的“最小公约数”。它的电路图极其简单PMOS管源极接VDDNMOS管源极接地两个漏极短接作为输出端两个栅极短接作为输入端。输入为高电平VDDNMOS导通因为栅压高于阈值PMOS截止栅压远高于源极|Vgs|不够输出被NMOS强下拉到地逻辑为“0”。输入为低电平0NMOS截止PMOS导通栅压为0相对于源极VDD为负偏置输出被PMOS强上拉到VDD逻辑为“1”。这两个稳定状态中电源到地之间总有一个管子处于截止状态所以静态电流接近零。这就是CMOS反相器作为数字电路基础的“静态零功耗”特性。这里有一个很多教材喜欢考的点为什么反相器不需要电阻也能逻辑正确因为PMOS和NMOS在这里扮演的是开关相当于一个“单刀双掷”结构的两端PMOS负责把输出拉到1NMOS负责把输出拉到0输出没有第三态不会被悬空。如果你用分立元件搭电路也可以直接用CD4007这类CMOS芯片里的管子来做实验原理完全一样。2.2 电压传输特性与五个区域如果把输入电压从0缓慢扫到VDD同时测量输出电压会得到一条S形的电压传输特性VTC曲线。这条曲线是判断一个反相器“逻辑是否可靠”的关键证据。按教科书标准划分VTC可以分成五个工作区域区域A输入接近0NMOS截止PMOS导通输出 VDD。电路工作在线性驱动状态。区域B输入略高于0NMOS进入饱和区PMOS仍在线性区输出开始缓慢下降。区域C输入在VDD/2附近两个管子同时处于饱和区电流达到最大输出电压急剧变化。这段区域是反相器的“增益区”。区域D输入接近VDDNMOS进入线性区PMOS饱和输出继续下降到接近0。区域E输入VDDNMOS导通PMOS截止输出0。区域C的陡峭程度决定了反相器的增益。增益越大噪声容限越大——也就是说有外部噪声干扰时逻辑1和逻辑0越不容易误判。理想反相器的增益为无穷大VTC会像阶跃一样陡峭实际工艺受限增益通常能做到20到100倍足够满足绝大多数数字逻辑需求。有个实操小技巧在LTSpice中用DC扫描可以直接看到VTC曲线并且能读到切换阈值点通常可以设计成VDD/2左右。我第3章的仿真段落会介绍怎么搭这个电路并扫描。2.3 功耗从哪来静态与动态CMOS虽然静态功耗极低但并非为零。功耗分为三部分工程上占比差别非常大静态功耗由漏电流引起。亚阈值漏电MOS管在“关断”状态下仍有微小电流通常几纳安到几微安和栅极漏电占大头。先进工艺节点比如7nm以下亚阈值漏电尤其严重所以现代芯片设计了电源门控在空闲时直接切断模块供电。动态功耗来自电容充放电。每次逻辑翻转输出端总电容C负载电容寄生电容都要被充放电一次功耗公式是P_dyn α × C × VDD² × f。VDD平方项说明电压从1V降到0.7V功耗几乎减半这就是DVS动态电压调节的物理依据。短路功耗输入电压在VTC过渡区时PMOS和NMOS同时导通的一瞬间电源到地存在短路直流通路。这个时间窗口通常只有皮秒级占比不大但在高速电路里不能完全忽视。来做个具体的估算假设一个ARM Cortex-A类CPU内核有10亿10⁹个门平均每个门负载电容约100fF10⁻¹³F活动因子α0.1运行频率2GHz供电电压1VP 0.1 × 10⁹ × 10⁻¹³ × 1² × 2×10⁹ 20W所以一个高性能CPU在满载时功耗二三十瓦完全符合物理规律。想降功耗最有效的杠杆就是降电压其次才是降频率和降电容。这个结论我后面讲嵌入式低功耗优化时还会用到。对初学者来说最不容易理解的地方是“为什么静态功耗在CMOS里这么低”。记住一句话稳定输出时两管之中总有一个是截止的截止的管子相当于一个高阻开关电流只能走漏电数量级在纳安到微安和动态功耗的安培级差了好几个数量级。3. 从反相器到数字系统组合逻辑与时序逻辑3.1 与非门、或非门与传输门的构建套路反相器解决了“取反”的问题但数字世界还需要与、或、存储和运算。好消息是从反相器出发CMOS逻辑门有非常固定的设计套路。先看与非门NAND两个PMOS并联接VDD两个NMOS串联接地。输入A、B中任意一个为低对应PMOS导通、对应NMOS截止输出被上拉到高只有A、B同时为高两个NMOS都导通、两个PMOS都截止输出被下拉到低。这就是“有0出1全1出0”的与非逻辑。再看或非门NOR两个PMOS串联接VDD两个NMOS并联接地。A、B中任意一个为高对应NMOS导通、对应PMOS截止输出低必须A、B全为低两个PMOS都导通输出高。逻辑上是“全0出1有1出0”。从面积和速度的角度看NAND门通常优于NOR门原因还是载流子迁移率差异NAND门把速度快的NMOS放在串联路径上坏影响小NOR门把慢的PMOS放在串联路径上下拉路径反而不太关键但上拉时串联的两个PMOS明显吃力。所以标准单元库里NAND门的使用频率远高于NOR门这不是偶然。除了基础逻辑门CMOS还有一个特殊器件——传输门Transmission Gate。它由PMOS和NMOS并联NMOS栅接控制信号PMOS栅接控制信号的反相。控制端为高时两个管子同时导通输入可以几乎无损地传到输出控制端为低时两管都截止输出被隔离。传输门在数字电路里专门用来做“开关”和“选通”它是D触发器、锁存器、总线隔离器的基础。它的优势在于导通时能同时传输强0和强1——单只NMOS传输高电平时会有阈值损失输出只能到VDD-Vth单只PMOS传输低电平时也有类似问题只有NMOSPMOS并联互补导通才能让高低电平都“无损通过”。3.2 D触发器逻辑图背后的主从结构热搜词里出现了“CMOS逻辑门构成D触发器逻辑图”这确实是数字IC学习者绕不过去的一道门槛。D触发器在标准数字设计里是最常用的时序单元它的功能只有一个时钟边沿到来时把输入端D的值“捕获”并保持到输出Q上。常见的CMOS D触发器主从结构可以拆成两级主锁存器和从锁存器两个锁存器由互补时钟控制。第一级是主锁存器由两个传输门和两个反相器组成。时钟CLK为低时输入传输门打开主锁存器跟随DCLK为高时输入传输门关闭主锁存器内部反馈反相器被接入保持住刚才采到的值。第二级是从锁存器结构与主锁存器类似但控制时钟相反。CLK为低时从锁存器保持CLK为高时从锁存器穿透接受主锁存器的值并把输出送到Q。两个锁存器交替采样与保持就在时钟上升沿实现了“主-从”交接输出只在边沿时刻更新一次。为什么用这种两级结构而不是直接用一个锁存器因为单个锁存器是电平敏感的——在时钟高电平期间D一变化Q就跟着变这在高速流水线里会造成数据竞争而边缘触发只在瞬间采样能严格保证时序约束。如果你在纸上画D触发器的逻辑图可以按这个步骤来画出主锁存器CLK经过反相器得到CLKNCLKN控制一个传输门接DCLK控制另一个反馈传输门接反相器输出。画出从锁存器CLK控制输入传输门接主锁存器输出CLKN控制反馈传输门。两个锁存器的反相器串联输出端接一个反相器驱动Q。当你在纸上把6个或8个传输门反相器的图标出来其实你已经得到了一个可以直接通过逻辑综合工具实现的标准D触发器结构。真正的工业级库单元还要考虑锁存器内部弱反相器与铠装驱动管的尺寸比例避免反馈过强导致主路径无法翻转这个细节版图工程师会重点检查。3.3 LTSpice下的CMOS反相器仿真实践没有仿真就动手画版图或者烧IC几乎等于闭眼开车。LTSpice是免费且跨平台的Spice仿真工具用来验证CMOS反相器的功能特别顺手。下面这份网表可以直接复制到LTSpice里运行。* CMOS Inverter Simulation - 反相器瞬态仿真 VDD vdd 0 DC 1.2 VIN in 0 PULSE(0 1.2 0 2n 2n 50n 100n) M1 out in vdd vdd PMOS W2u L0.18u M2 out in 0 0 NMOS W1u L0.18u .model NMOS NMOS(LEVEL1 VT00.5 KP200u) .model PMOS PMOS(LEVEL1 VT0-0.5 KP100u) .tran 1n 500n .backanno .end这个例子用1.2V供电5MHz方波输入周期100ns高电平50nsPMOS宽长比2:1NMOS宽长比1:1。因为电子迁移率约为空穴的2.5倍所以PMOS做宽到2倍后上拉与下拉能力才能匹配VTC的阈值点会落在VDD/2附近。跑完瞬态仿真后可以把输入和输出波形放在同一张图里看延迟。理论上你会看到输出电压上升沿比下降沿慢一些——这正好对应空穴迁移率低的事实。此时把PMOS宽度从2u加到3u或4u再仿真一次上升沿会明显变快。这就是版图设计里“调制P/N宽度比”最直观的实验也是台积电、中芯国际等Foundry设计规则里明明白白写着的规律。如果还想看VTC曲线把指令改成.dc VIN 0 1.2 0.01DC扫描会输出一条漂亮的S形曲线。可以从图中读阈值电压大约在0.5V到0.7V之间取决于Wp/Wn比噪声容限也能直观看出来。这个仿真模型用的LEVEL1是MOSFET的一阶模型精度有限但用来验证逻辑功能绰绰有余真正的工业仿真需要带入Foundry提供的BSIM3或BSIM4模型卡。初学者在LTSpice里最容易踩的坑是MOS管符号的衬底接法PMOS的衬底必须接VDDNMOS的衬底必须接GND。这两个接错仿真器会报错或者输出完全颠倒。原理上讲衬底体极和源极之间的PN结必须反偏否则体二极管会导通管子就失去栅控特性了。4. 微观世界版图、截面图与制造工艺4.1 从电路图到版图亲手画出能用的CMOS反相器电路图画得再漂亮最终也要落到“版图”上才能去流片。版图是芯片物理层的图纸定义了每一层材料N阱、有源区、多晶硅、金属的形状和位置。以CMOS反相器版图为例布局的关键步骤可以归纳为画N阱PMOS要待在N阱里NMOS放在P型衬底上。N阱通常是一大片矩形区域周围要留足阱边界到有源区的距离。画有源区和多晶硅栅NMOS和PMOS的有源区分别画在N阱内外的区域多晶硅条跨过有源区形成栅极。注意多晶硅不能跨过两个有源区之间的空白以免造成意外的MOS管。添加源漏注入区NMOS有源区做N注入PMOS有源区做P注入这与管子类型必须匹配。金属连线与接触孔源极、漏极、栅极通过接触孔连接到金属层VDD线接到PMOS源端GND线接到NMOS源端输出线从两管漏端引出去。版图设计里有个经典教训务必检查每个MOS管的衬底连接。正常情况NMOS的体端要连接GNDPMOS的体端要连接VDD。如果衬底没连好硅片上的PN结可能正向导通电路直接失效甚至烧毁。工业上检查这个问题靠的是LVS版图与原理图一致性工具它会自动比对版图提取出的网表和原理图网表是否完全一致。对于D触发器这种规模稍大的时序单元版图画起来更讲究“对称与匹配”时钟信号CK和CKN的走线要尽量等长两条反相器反馈环路的管子和连线要尽量靠近避免时钟偏斜和寄生电容差异导致功能错误。此外输入输出信号尽量走不同金属层或远离高速翻转的节点以降低串扰。这些经验不是教科书上的公式而是用一次次流片失败换来的。4.2 截面图里藏着哪些秘密版图是俯视图截面图则把芯片沿垂直方向“切开”让你看清从硅片表面到金属互连的每一层结构。CMOS反相器的截面图从下往上通常是P型衬底整块硅片的基底掺杂浓度较低呈P型导电。N阱选择性注入N型杂质形成的区域PMOS就做在N阱里。栅氧层SiO₂或高K介质厚度只有几纳米是栅极和沟道之间的绝缘层。多晶硅栅导电的多晶硅条作为MOS管控制端。侧墙和源漏注入区在多晶硅两侧形成轻掺杂源漏LDD和重掺杂源漏。STI浅沟槽隔离用来隔开相邻器件避免漏电和闩锁。金属互连层从接触孔到M1、M2……现代工艺可以到十几层铜互连。很多人第一眼看到截面图会问为什么PMOS一定要放在N阱里原因很简单PMOS的源漏是P型重掺杂而衬底是P型。如果把PMOS直接放在P衬底上器件的PN结会被衬底电位固定在0V无法形成正确的偏置。只有把局部区域反型成N型阱PMOS的源漏P才能被N阱包围形成正确的PN结隔离。栅氧是MOS管最核心的尺寸之一。栅氧越薄栅控能力越强漏电流越小但隧穿漏电会增大。从0.35um工艺的7nm栅氧到5nm工艺的1nm左右工程师在控制厚度这件事上几乎是在和原子极限赛跑。截面图对电子显微镜分析很有用流片后如果发现芯片电流异常最常用的手段就是把芯片磨片后在SEM下看截面检查栅氧和金属层是否出现断裂或短路。4.3 闩锁效应与阱的设计画版图和理解截面图时有一个CMOS工艺特有的失效机制不能不知道——闩锁效应Latch-up。它是CMOS芯片在特定触发条件下寄生PNPN结构被激活电源到地形成短路电流持续增大直到烧毁芯片。寄生结构就藏在N阱和P衬底之间NMOS的源/漏N、P衬底、N阱、PMOS的源/漏P这四层刚好组成一个PNPN晶闸管可控硅。正常工作时这个晶闸管的两端不导通但如果某个条件触发比如I/O引脚电压超过VDD或低于GND、瞬时大电流注入电源线N阱和P衬底之间形成足够的压降PN结开始正偏晶闸管被触发“闩锁”电源到地的短路电流就会一直维持。防止闩锁的办法在版图和工艺层面都有做保护环在NMOS周围加P接地环在PMOS周围加N接VDD环把寄生PNPN的基极电位钉死。降低阱和衬底的电阻阱接触孔和衬底接触孔要打得足够密让寄生的横向分压达不到导通阈值。增加阱深或用SOI衬底绝缘体上硅工艺直接切断了PNPN结构的通路从物理上消灭闩锁风险。我见过很多初学版图的人画完反相器后忘加衬底接触孔LVS能过因为LVS只比对器件逻辑连接但一上电芯片就发热异常。所以在正式流片前ESD和闩锁测试都是必跑的项目版图上还要额外加ESD保护电路。用一句话总结版本要义版图决定能不能造出来截面图决定造出来是什么样而闩锁防护决定它能不能长命百岁。5. 现代应用版图从处理器到CMOS图像传感器5.1 数字世界的基石CPU、存储与嵌入式从功耗和集成度出发CMOS几乎统治了所有数字芯片CPU、GPU、FPGA、Flash存储器、MCU再到手机里的基带和Wi-Fi SoC。芯片上最复杂的逻辑功能归根到底都是反相器、与非门、触发器这些CMOS基本单元在海量复制。存储是最典型的例子SRAM单元用6个CMOS晶体管构成一个存储位两个反相器交叉耦合两个访问管不刷新也能保持数据只要电源不掉数据就在而Flash通过浮栅晶体管的电荷存储来记忆状态断电不丢原理上也依赖MOS结构。CPU中的ALU、流水线寄存器、Cache阵列本质上就是几十亿个CMOS管在时钟节拍下同步翻转。嵌入式工程师看CMOS更关心的是低功耗策略。以一颗MCU为例芯片内部通常包含多电压域内核电压0.8V~1.2VI/O电压1.8V~3.3V不同模块可以独立开关电源。设计上常见的手段包括时钟门控把不需要工作模块的时钟停掉动态功耗直接降为零。电源门控用高阈值漏电小的MOS管做电源开关空闲模块整体断电静态功耗几乎归零。DVFS动态调压调频轻负载时降低电压和频率电压降一档功耗按平方下降效果立竿见影。多阈值单元库芯片里同时使用SVT标准阈值、HVT高阈值、LVT低阈值三种单元关键路径用LVT保证速度非关键路径用HVT降低漏电——这也是为什么你看芯片设计流程总要跑多轮时序和功耗收敛。5.2 CISCMOS图像传感器如何接管摄像市场热搜词里出现了“CMOS图像传感器”这是CMOS技术最出圈的应用之一。到今天手机摄像头、数码相机、安防监控、车载影像99%以上的图像传感器都是CMOS工艺制造。它和CCD电荷耦合器件相比几乎是降维打击。CMOS图像传感器的核心思想并不复杂在一个像素点里用光电二极管把光子转换为电荷电荷再通过MOS管放大和选通最终被ADC转换为数字信号。像素阵列外围集成行列驱动、读出电路、放大器和ADC一个芯片就能输出完整的数字图像数据流。它赢在四个方面单芯片集成CCD需要多片配合感光芯片驱动芯片模拟前端CMOS传感器把模拟读取、数字控制、图像处理都做在同一块芯片上成本直接大幅下降。低功耗每个像素的放大器在信号读取时才工作而且CMOS器件本身静态功耗低手机摄像头的功耗能接受。速度快像素可以并行读出配合片上ADC和高帧率模式拍1080p高帧视频都不在话下。成本低直接沿用成熟的CMOS标准工艺生产线的兼容性极好。现代手机里的CMOS图像传感器还会用上BSI背照式技术把光电二极管放在硅片的背面让光线直接进入感光区避免正面金属层遮挡量子效率大幅提升。背照式传感器接着往上堆叠形成“像素层逻辑电路层”的堆叠式结构感光面积和逻辑密度都能最大化这就是如今一英寸大底旗舰传感器采用的路线。如果你在LTSpice里仿真过反相器的翻转延迟那你在CIS里能找到大量相似的设计点像素选通时序要精确控制模拟采样要保持器的电荷不能漏走列级ADC要在有限的线性度内完成转换都是模拟和数字的交叉难题。传感器作为“模拟前端数字后端”的集合体对工程师的综合能力要求相当高。5.3 嵌入式CMOS的低功耗策略与工艺演进嵌入式CMOS是CMOS技术目前增长最快的落地场景。从智能手表到工业传感器节点从助听器到智能门锁核心要求都是“用最少的电做完最多的活”。传感器节点一颗纽扣电池可能要撑一年所以芯片功耗往往比性能更影响用户体验。低功耗设计上除了前面提到的时钟门控和DVFS还有两个CMOS工艺层面的重要趋势近阈值计算Near-Threshold Computing工作电压压到接近MOS管阈值电压比如0.4V~0.5V动态功耗大幅降低代价是速度变慢。有些MCU做物联网传感器采集时内核频率只需要几十MHz完全够用就能在近阈值区跑。FD-SOI和FinFET传统的平面CMOS在20nm以下越来越难控制漏电。FD-SOI用超薄绝缘体把器件和衬底隔离体偏置可以动态调节阈值电压FinFET把沟道做成立体鱼鳍状栅极从三面夹住沟道亚阈值特性大幅改善。这些技术本质都是CMOS只是结构上不断演进。再往后看GAA环绕栅极和2D材料通道也开始进入业界视野CMOS的基本原理——互补开关零静态功耗——在可预见的未来依然有效变的只是器件形态。CIS和嵌入式芯片这两个方向恰好展示了CMOS的两面既能做极其精密的感光模拟前端又能做极低功耗的大规模数字控制。理解CMOS反相器和它的延伸结构就像掌握了半导体世界的原子核核心里那对互补的管子稳定、可靠、耗电极省从1970年代一路支撑到今天的数字化社会没有它就没有智能手机、没有物联网、没有自动驾驶——我们手中看似平常的现代生活大半都是建立在这种微小的“高低电平开关”之上的。我个人这几年带项目下来最深的体会是不要轻视反相器这种“简单”结构。把VTC曲线、驱动能力、闩锁原理这些基本功吃透后无论是看芯片手册里的低功耗模式还是debug一块新打样的传感器板心里都比别人多一根清晰的线。对刚接触CMOS的读者我建议上手第一步就是在LTSpice里把反相器的VTC和瞬态波形仿出来第二步找一张标准CMOS反相器的版图截面图看明白每层材料的作用然后再去啃D触发器逻辑图和各种应用方案——地基打牢了上层建筑再复杂也不会慌。