各位同学欢迎来到第22讲。DDR的Layout说白了就是一场与时间和噪声的博弈。我做了这么多年芯片见过太多因为PCB Layout没做好导致DDR跑不到标称频率的案例。今天咱们就把这层窗户纸捅破聊聊DDR布局布线的那些硬核规则。22.1 核心规则等长、间距与参考层先讲三个最基础的也是高通平台Checklist里查得最严的等长、间距、参考层。22.1.1 等长Length MatchingDDR信号对时序要求极其苛刻。数据线DQ和DQS之间地址/命令/控制线与时钟CK之间都必须做等长处理。为什么因为信号在PCB上传播速度是固定的如果走线长度不一致到达DDR颗粒的时间就不同读写时序就会乱套。我个人习惯对于DDR4数据组内等长控制在±1.5mm以内地址/命令组相对于时钟控制在±5mm以内。DDR5要求更严数据组内最好做到±0.5mm。我在一个项目里遇到过数据线等长差了2mm结果DDR4在2666MT/s下跑memtest就报错后来把等长调回来问题就解决了。重要等长不是越长越好而是以最长的信号为基准其他信号绕线补齐。绕线时注意使用“蛇形线”或“锯齿线”避免直角或锐角。22.1.2 间距Spacing间距主要解决串扰问题。信号线之间靠得太近一根线上的跳变会耦合到相邻线上造成误触发。3W原则线间距至少是线宽的3倍。比如线宽4mil间距至少12mil。组间间距不同数据组之间如DQ[0:7]与DQ[8:15]建议间距拉到20mil以上。与时钟/ strobe的间距时钟和DQS是高频敏感信号与其他信号间距至少保持4W。好了关于DDR布局布线今天就聊这么多。记住Layout是门手艺活多练、多测、多总结。下一讲我们会深入DDR的电源设计讲讲怎么把电源噪声压到最低。咱们下节课见。提示如果你做的是DDR5设计别犹豫直接上Fly-by。T-topology在DDR5的高速率下基本不可用。我见过有人硬要在DDR5上用T-topology结果信号眼图完全闭合根本没法跑。22.3 高通平台Layout Checklist核心要点高通对DDR Layout有非常详细的Checklist我挑几个最关键的也是大家最容易忽略的列出来。检查项要求备注数据线DQ组内等长±1.5mmDDR4/ ±0.5mmDDR5以DQS为基准地址/命令/控制线等长±5mm相对于CK包含片选、使能等信号时钟CK差分对等长±0.5mm对内/ ±2mm对间差分阻抗100Ω信号间距≥3W同组/ ≥4W跨组时钟与DQS需包地参考层完整性连续GND平面无跨分割换层处加地过孔终端电阻ODTFly-by末端放置靠近最后一个颗粒电阻值按高通参考设计去耦电容每个DDR电源引脚附近放置0.1uF1uF电容回路尽量短VREF走线独立走线远离开关信号建议加滤波电容嗯这里要特别提一下VREF。VREF是DDR的参考电压非常敏感。我见过一个项目VREF走线和DQ线平行走了2英寸结果DQ上的噪声直接耦合到VREF上导致数据采样出错。后来把VREF走线包地并远离DQ问题解决。高通特别要求所有DDR信号必须走内层Inner Layer避免走表层。表层走线容易受外部EMI干扰而且阻抗控制不如内层稳定。如果实在要走表层必须全程包地且长度不超过500mil。22.4 实战避坑指南最后分享几个我踩过的坑希望能帮你省点改版费。坑1以为等长只算走线长度忽略了过孔和封装长度。过孔和封装引脚也会贡献延迟换算成等效走线长度一般一个过孔约等于30-50mil。我建议在仿真时把这些都算进去。坑2终端电阻放得太远。Fly-by拓扑的终端电阻必须紧贴最后一个DDR颗粒的焊盘中间不要有过孔或长走线。否则反射会严重影响信号质量。坑3忽略了电源完整性。DDR对电源纹波非常敏感尤其是VDDQ。我建议在DDR电源入口处加一个LC滤波器并保证去耦电容的回路电感最小。坑4仿真和实测脱节。Layout完成后一定要做信号完整性仿真看眼图、看时序裕量。但仿真模型再准也不如实际测试。我习惯在PCB打样后先做TDR测试确认阻抗和等长是否达标。高通平台基本都要求Fly-by。我做过一个8片DDR4的设计用Fly-by拓扑走线长度从控制器到最后一个颗粒差了将近1500mil但靠Leveling功能完美补偿跑3200MT/s毫无压力。22.2.2 T-topology拓扑T-topology是“树形”结构信号从控制器出来分叉到两个或更多分支每个分支连接一个或一组颗粒。优点每个分支的走线长度可以做到完全等长时序控制简单。缺点分支点会产生反射信号质量在高频下变差。一般只用于DDR2或低速DDR31600MT/s以下。布局要求颗粒对称放置分支点尽量靠近颗粒。警告我曾经在一个四层板项目中为了省成本把DDR信号走在了顶层参考层是第二层的电源平面。结果电源纹波直接耦合到DDR信号上导致数据错误。后来改版把参考层换成GND问题消失。所以别在参考层上省钱。22.2 拓扑结构Fly-by vs T-topologyDDR颗粒多了怎么连两种主流拓扑Fly-by和T-topology。选哪个取决于你的DDR数量和速率。22.2.1 Fly-by拓扑Fly-by是DDR3/4/5的主流选择。地址、命令、控制、时钟信号像串糖葫芦一样从一个颗粒传到下一个颗粒末端端接。优点分支少信号质量好适合高速率DDR4 2400MT/s以上。缺点每个颗粒的时钟到达时间不同需要DDR控制器支持Write Leveling和Read Leveling来补偿。布局要求颗粒沿一条线排列走线从控制器出发依次经过每个颗粒最后到终端电阻。你想想看如果DQS和DQ靠得太近DQS的边沿会把DQ的数据采样点给“带偏”。嗯这里要注意DQS本身也要做包地处理两侧加地线隔离。22.1.3 参考层Reference Plane所有DDR信号都必须有连续的参考平面通常是GND层。参考层的作用是提供信号的回流路径控制阻抗。严禁跨分割信号线不能跨过地平面的缝隙或沟槽。一旦跨分割阻抗突变信号反射EMI也会变差。参考层完整性如果必须换层一定要在换层处加地过孔保证回流路径最短。层叠结构我建议DDR信号走线层紧邻完整的地层中间不要隔电源层。电源层噪声大不适合做参考。 
长河君 · 2026/9/28 4:52:59 · 阅读 1.2k 22、DDR布局布线指南：DDR Layout规则（等长/间距/参考层）、Fly-by与T-topology拓扑、高通平台Layout Checklist。
各位同学欢迎来到第22讲。DDR的Layout说白了就是一场与时间和噪声的博弈。我做了这么多年芯片见过太多因为PCB Layout没做好导致DDR跑不到标称频率的案例。今天咱们就把这层窗户纸捅破聊聊DDR布局布线的那些硬核规则。22.1 核心规则等长、间距与参考层先讲三个最基础的也是高通平台Checklist里查得最严的等长、间距、参考层。22.1.1 等长Length MatchingDDR信号对时序要求极其苛刻。数据线DQ和DQS之间地址/命令/控制线与时钟CK之间都必须做等长处理。为什么因为信号在PCB上传播速度是固定的如果走线长度不一致到达DDR颗粒的时间就不同读写时序就会乱套。我个人习惯对于DDR4数据组内等长控制在±1.5mm以内地址/命令组相对于时钟控制在±5mm以内。DDR5要求更严数据组内最好做到±0.5mm。我在一个项目里遇到过数据线等长差了2mm结果DDR4在2666MT/s下跑memtest就报错后来把等长调回来问题就解决了。重要等长不是越长越好而是以最长的信号为基准其他信号绕线补齐。绕线时注意使用“蛇形线”或“锯齿线”避免直角或锐角。22.1.2 间距Spacing间距主要解决串扰问题。信号线之间靠得太近一根线上的跳变会耦合到相邻线上造成误触发。3W原则线间距至少是线宽的3倍。比如线宽4mil间距至少12mil。组间间距不同数据组之间如DQ[0:7]与DQ[8:15]建议间距拉到20mil以上。与时钟/ strobe的间距时钟和DQS是高频敏感信号与其他信号间距至少保持4W。好了关于DDR布局布线今天就聊这么多。记住Layout是门手艺活多练、多测、多总结。下一讲我们会深入DDR的电源设计讲讲怎么把电源噪声压到最低。咱们下节课见。提示如果你做的是DDR5设计别犹豫直接上Fly-by。T-topology在DDR5的高速率下基本不可用。我见过有人硬要在DDR5上用T-topology结果信号眼图完全闭合根本没法跑。22.3 高通平台Layout Checklist核心要点高通对DDR Layout有非常详细的Checklist我挑几个最关键的也是大家最容易忽略的列出来。检查项要求备注数据线DQ组内等长±1.5mmDDR4/ ±0.5mmDDR5以DQS为基准地址/命令/控制线等长±5mm相对于CK包含片选、使能等信号时钟CK差分对等长±0.5mm对内/ ±2mm对间差分阻抗100Ω信号间距≥3W同组/ ≥4W跨组时钟与DQS需包地参考层完整性连续GND平面无跨分割换层处加地过孔终端电阻ODTFly-by末端放置靠近最后一个颗粒电阻值按高通参考设计去耦电容每个DDR电源引脚附近放置0.1uF1uF电容回路尽量短VREF走线独立走线远离开关信号建议加滤波电容嗯这里要特别提一下VREF。VREF是DDR的参考电压非常敏感。我见过一个项目VREF走线和DQ线平行走了2英寸结果DQ上的噪声直接耦合到VREF上导致数据采样出错。后来把VREF走线包地并远离DQ问题解决。高通特别要求所有DDR信号必须走内层Inner Layer避免走表层。表层走线容易受外部EMI干扰而且阻抗控制不如内层稳定。如果实在要走表层必须全程包地且长度不超过500mil。22.4 实战避坑指南最后分享几个我踩过的坑希望能帮你省点改版费。坑1以为等长只算走线长度忽略了过孔和封装长度。过孔和封装引脚也会贡献延迟换算成等效走线长度一般一个过孔约等于30-50mil。我建议在仿真时把这些都算进去。坑2终端电阻放得太远。Fly-by拓扑的终端电阻必须紧贴最后一个DDR颗粒的焊盘中间不要有过孔或长走线。否则反射会严重影响信号质量。坑3忽略了电源完整性。DDR对电源纹波非常敏感尤其是VDDQ。我建议在DDR电源入口处加一个LC滤波器并保证去耦电容的回路电感最小。坑4仿真和实测脱节。Layout完成后一定要做信号完整性仿真看眼图、看时序裕量。但仿真模型再准也不如实际测试。我习惯在PCB打样后先做TDR测试确认阻抗和等长是否达标。高通平台基本都要求Fly-by。我做过一个8片DDR4的设计用Fly-by拓扑走线长度从控制器到最后一个颗粒差了将近1500mil但靠Leveling功能完美补偿跑3200MT/s毫无压力。22.2.2 T-topology拓扑T-topology是“树形”结构信号从控制器出来分叉到两个或更多分支每个分支连接一个或一组颗粒。优点每个分支的走线长度可以做到完全等长时序控制简单。缺点分支点会产生反射信号质量在高频下变差。一般只用于DDR2或低速DDR31600MT/s以下。布局要求颗粒对称放置分支点尽量靠近颗粒。警告我曾经在一个四层板项目中为了省成本把DDR信号走在了顶层参考层是第二层的电源平面。结果电源纹波直接耦合到DDR信号上导致数据错误。后来改版把参考层换成GND问题消失。所以别在参考层上省钱。22.2 拓扑结构Fly-by vs T-topologyDDR颗粒多了怎么连两种主流拓扑Fly-by和T-topology。选哪个取决于你的DDR数量和速率。22.2.1 Fly-by拓扑Fly-by是DDR3/4/5的主流选择。地址、命令、控制、时钟信号像串糖葫芦一样从一个颗粒传到下一个颗粒末端端接。优点分支少信号质量好适合高速率DDR4 2400MT/s以上。缺点每个颗粒的时钟到达时间不同需要DDR控制器支持Write Leveling和Read Leveling来补偿。布局要求颗粒沿一条线排列走线从控制器出发依次经过每个颗粒最后到终端电阻。你想想看如果DQS和DQ靠得太近DQS的边沿会把DQ的数据采样点给“带偏”。嗯这里要注意DQS本身也要做包地处理两侧加地线隔离。22.1.3 参考层Reference Plane所有DDR信号都必须有连续的参考平面通常是GND层。参考层的作用是提供信号的回流路径控制阻抗。严禁跨分割信号线不能跨过地平面的缝隙或沟槽。一旦跨分割阻抗突变信号反射EMI也会变差。参考层完整性如果必须换层一定要在换层处加地过孔保证回流路径最短。层叠结构我建议DDR信号走线层紧邻完整的地层中间不要隔电源层。电源层噪声大不适合做参考。