1. 为什么我要在项目里用 DFX而不是重新烧一遍比特流第一次接触Vivado DFXDynamic Function eXchange动态功能交换是在一个多路图像采集的项目上。当时板子已经装在机箱里前面板只留了一个调试口每次要切换图像处理算法就得把整机拆开、重新下载比特流产线那边怨声载道。后来同事提了一句“FPGA 不是能部分重配吗”我才开始认真研究FPGA 部分动态重配这套东西。简单说DFX 允许你在 FPGA 运行时只对芯片上一块预先划定的区域重新加载新的逻辑功能其余部分照常工作、不断电、不复位。这跟传统的“整片重烧”完全是两个概念。传统方式下哪怕你只改了一个乘法器的系数也得把整个比特流重新灌进去期间所有逻辑停摆而 DFX 下静态区域比如 PCIe 硬核、DDR 控制器、时钟网络一直活着只有可重构分区Reconfigurable PartitionRP里的可重构模块Reconfigurable ModuleRM被替换掉。这套技术解决的核心问题是在资源受限、又不能停机的前提下让一块 FPGA 分时复用同一片物理资源跑不同的功能。典型场景包括软件无线电里切换不同通信制式、图像处理里切换不同滤波算法、加速卡里按任务类型加载不同算子。适合谁来学我觉得得有点 Vivado 基础至少跑过完整的综合、实现、生成比特流流程知道什么叫时序收敛、什么叫 Pblock否则上手 DFX 会非常痛苦因为它的坑大多藏在布局约束和时序边界上。我踩过的第一个坑就是以为 DFX 只是“多生成几个比特流”那么简单。实际上它是一整套设计方法学从 RTL 划分、约束编写、到实现策略、再到下载流程每一步都有讲究。下面我把自己从零摸索到能稳定跑通的全过程拆开讲尽量把每个“为什么”都说清楚。2. DFX 的整体设计思路与方案选型2.1 静态区与可重构区到底怎么切DFX 设计的第一步也是最关键的一步是决定哪些逻辑放静态区、哪些放可重构区。这个划分不是拍脑袋定的它直接决定了后面约束好不好写、时序好不好收敛、资源够不够用。静态区Static Region放的是那些在整个运行期间都不变的逻辑。常见的包括时钟管理单元MMCM/PLL、高速接口硬核PCIe、GT、DDR 控制器、全局复位逻辑、以及跟外部器件打交道的固定接口。这些东西一旦放进可重构区重配时就会断链整个系统就崩了。可重构区放的是需要分时切换功能的逻辑。比如你有三种图像滤波算法同一时刻只用一种那这三种算法就可以做成三个 RM共享同一块 RP 资源。注意同一时刻一个 RP 只能加载一个 RM这是硬性约束。我当时的划分是这样的图像输入接口、DDR 读写控制、时钟网络全放静态区滤波算法本身放可重构区。这样切换算法时数据通路不断只是“换了个处理引擎”。提示划分时一定要考虑 RP 的物理位置。RP 必须落在 FPGA 的某个连续区域内且这个区域要能容纳下所有 RM 中最大的那个。Vivado 里用 Pblock 来圈定 RP 范围圈的时候要留余量别卡得太死。2.2 为什么选 DFX 而不是别的方案有人会问资源不够就换大芯片或者用多个 FPGA 分工为什么非要折腾 DFX我的经验是DFX 的价值在三个特定条件下才凸显第一成本敏感。大容量 FPGA 和小容量 FPGA 价格差可能是几倍如果功能是分时复用的用小芯片加 DFX 能省一大笔。第二不能停机。工业现场、通信基站这类场景停机重启的代价很高DFX 能做到“热切换”。第三功耗和面积约束。同一片资源分时复用比全部逻辑同时铺开要省面积静态功耗也更可控。但 DFX 不是没有代价。它的设计复杂度明显上升约束文件要写两套静态的和每个 RM 的实现时间也更长因为 Vivado 要对每个配置单独跑一遍实现。所以如果功能本来就是同时运行的或者对切换时间要求极高微秒级那 DFX 未必合适。2.3 两种实现流程PR Flow 与 DFX 的三种模式Vivado 里做 DFX 主要有几种流程模式我实际用过的是Partial ReconfigurationPRFlow。它的大致逻辑是先综合静态区和所有 RM然后对静态区做一次实现并锁定布局接着对每个 RM 分别做实现最后生成“部分比特流”Partial Bitstream。这里有个概念要分清全比特流Full Bitstream包含静态区加某一个初始 RM用来首次上电配置部分比特流Partial Bitstream只包含某个 RM 的内容用来运行时切换。两者缺一不可。Vivado 还支持一种叫Abstract Shell的流程能把静态区的实现结果抽象出来加速 RM 的实现迭代。这个我建议等基础流程跑通后再研究一开始别碰容易绕晕。3. 核心细节解析与实操要点3.1 RTL 划分的边界处理技巧RTL 层面DFX 要求可重构模块的接口必须是纯同步、无组合反馈的。什么意思就是 RM 和静态区之间的信号必须经过寄存器打拍不能有组合逻辑直接穿过去。原因是重配过程中RM 的输入输出会处于不确定状态如果静态区直接依赖 RM 的组合输出就会产生亚稳态甚至功能错误。我当时的做法是在 RM 的每个输入端口加一级寄存器放在静态区侧每个输出端口也加一级寄存器。这样重配时静态区看到的是稳定的寄存输出不会因为 RM 消失而乱掉。另外RM 内部不能有时钟生成逻辑MMCM/PLL不能有 I/O 缓冲不能有全局时钟资源。这些都必须放静态区通过时钟网络送给 RM。我一开始把一个小 MMCM 放进了 RM综合就报错后来挪到静态区才通过。还有一点容易忽略RM 的复位要由静态区统一管理。重配完成后静态区需要给 RM 一个复位脉冲让它从确定状态开始工作。这个复位逻辑必须放静态区不能放 RM 内部。3.2 Pblock 约束怎么写才不踩坑Pblock 是 DFX 的物理基础。在 Vivado 里你需要为每个 RP 定义一个 Pblock圈定它占用的 slice、BRAM、DSP 等资源。写法大致是这样create_pblock pblock_my_rp resize_pblock pblock_my_rp -add {SLICE_X10Y100:SLICE_X30Y149} add_cells_to_pblock pblock_my_rp [get_cells inst_my_rp] set_property CONTAIN_ROUTING true [get_pblocks pblock_my_rp] set_property EXCLUDE_PLACEMENT true [get_pblocks pblock_my_rp]这里几个属性很关键。CONTAIN_ROUTING设为 true表示 RP 内部的布线被限制在 Pblock 范围内不会跑到外面去这是部分重配能工作的前提。EXCLUDE_PLACEMENT设为 true防止其他逻辑被布局进这个区域。圈 Pblock 的时候我建议先大后小。先用一个宽松的范围把所有 RM 都实现一遍看看资源占用情况再逐步收紧。如果一开始就卡得很死很可能某个 RM 实现不出来又得回头改。注意Pblock 的范围必须是矩形或规则形状Vivado 对不规则 Pblock 的支持有限。而且 RP 区域不能跨越时钟区域clock region的边界太多否则时序会很难看。3.3 每个 RM 的约束文件怎么组织DFX 项目里约束文件是分层的。通常有这么几类静态区约束定义静态区的时钟、I/O、时序例外等。RP 约束定义 Pblock 和相关的物理约束。RM 约束每个 RM 自己的时序约束比如内部路径的 false path、multicycle 等。我的组织方式是建一个顶层 XDC 放静态和 RP 约束然后每个 RM 单独一个 XDC通过set_property关联到对应的 RM。这样切换 RM 时Vivado 会自动加载对应的约束。有个坑我踩过RM 的约束里不能重新定义时钟。时钟定义必须在静态区RM 只能引用。如果 RM 里写了create_clock实现时会报冲突。3.4 实现策略的选择Vivado 对 DFX 有专门的实现策略比如Flow_PerfOptimized_high或者DFX_Default。我一般用默认的 DFX 策略它在时序和运行时间之间比较平衡。实现顺序上Vivado 会先实现静态区加一个“占位”RM锁定静态区布局然后逐个实现其他 RM。这个过程叫PR Verify跑完会生成一个报告告诉你每个 RM 是否满足时序、资源是否够用。我建议在implement_design之前先跑一次pr_verify把明显的问题提前暴露出来。等真正实现跑完再发现时序不过返工成本很高。4. 完整实操流程与关键环节实现4.1 工程搭建与 RTL 准备先建一个普通 Vivado 工程器件选你板子上实际用的。然后按前面的划分把静态区和 RM 的 RTL 分别写好。RM 的顶层模块要单独成一个文件方便后面做HD.RECONFIGURABLE属性标记。标记 RM 的方式有两种一种是在 RTL 里加属性一种是在 XDC 里用set_property。我习惯用后者因为改起来方便set_property HD.RECONFIGURABLE true [get_cells inst_my_rm]静态区里实例化 RM 的地方要确保接口是寄存器打拍的。我通常会在静态区侧写一个 wrapper把 RM 包起来wrapper 里做输入输出寄存。4.2 综合与初始实现综合的时候Vivado 会把静态区和所有 RM 一起综合。这一步没什么特别的正常跑就行。综合完检查一下资源报告确认 RP 区域能装下最大的 RM。然后是初始实现。这里要指定一个 RM 作为“初始配置”比如rm_filter_a。跑完实现后Vivado 会生成全比特流这个比特流包含静态区加rm_filter_a。实现过程中要重点关注PR Verify的结果。如果某个 RM 时序不过先看是不是 Pblock 太小导致布局拥塞或者是不是跨时钟域路径没处理好。4.3 生成部分比特流初始实现完成后就可以为每个 RM 单独生成部分比特流了。在 Vivado 里这通常通过write_bitstream配合-cell参数实现write_bitstream -force -cell inst_my_rm ./bitstreams/rm_filter_b.bit每个 RM 生成一个.bit文件。这些文件就是运行时切换用的“零件”。我建议把全比特流和所有部分比特流统一命名、统一存放比如full_top.bit、partial_rm_a.bit、partial_rm_b.bit后面下载时不容易搞混。4.4 下载与动态切换下载分两步。首次上电用全比特流配置 FPGA此时运行的是初始 RM。然后通过某种接口比如 JTAG、PCIe、或者你自定义的配置控制器把部分比特流灌进去触发重配。在实验室里我一般用 Vivado Hardware Manager 手动加载部分比特流验证功能。具体操作是打开 Hardware Manager右键 FPGA 器件选择“Program Device”然后选部分比特流文件。Vivado 会自动识别这是部分比特流只重配对应区域。量产环境里通常需要一个ICAPInternal Configuration Access Port控制器或者MCAP由静态区逻辑自己完成重配。这部分我还没在量产项目里落地但原理上就是把部分比特流数据通过 ICAP 原语写进去。提示重配过程中RP 的输出会短暂无效。如果你的静态区逻辑对 RM 输出有实时依赖一定要做好握手或者用 valid 信号屏蔽这段窗口。4.5 时序收敛的实操记录我那个项目里最头疼的是 RM 的时序收敛。因为 Pblock 圈得比较紧布局拥塞导致布线延迟大。后来我做了三件事第一把 Pblock 扩大了约 15%给布线留余量。第二在 RM 内部加了一级流水线把关键路径打断。第三把 RM 和静态区之间的跨边界路径全部设为set_max_delay而不是用默认的时钟周期约束因为跨边界路径的延迟特性跟普通路径不一样。调整之后三个 RM 的 WNS最差负裕量都收敛到了正数。这个过程我反复跑了七八次实现每次都要等半小时以上所以建议先把约束写扎实再跑实现别急着看结果。5. 常见问题与排查技巧实录5.1 PR Verify 报错怎么办pr_verify报错是最常见的。典型错误有几类错误现象可能原因解决办法Pblock 资源不足RP 圈太小扩大 Pblock 范围跨边界路径时序不过接口没打拍在静态区侧加寄存器RM 内有时钟资源RM 里例化了 MMCM把时钟逻辑挪到静态区布线冲突CONTAIN_ROUTING 没设检查 Pblock 属性部分比特流生成失败RM 未标记 RECONFIGURABLE检查 HD.RECONFIGURABLE 属性我遇到最多的是第一类和第二类。Pblock 资源不足往往是因为 BRAM 或 DSP 数量不够这时候要么扩大范围要么优化 RM 内部实现减少资源占用。5.2 重配后功能异常怎么查重配后功能不对排查思路是先确认部分比特流是不是对应正确的 RM再确认重配区域是不是正确最后看静态区和 RM 的接口时序。我有一次重配后图像花屏查了半天发现是部分比特流加载到了错误的 RP 上。因为我有两个 RP文件名又起得相似手动加载时选错了。后来我改成用脚本自动加载并在比特流文件名里带上 RP 编号就没再错过。还有一种情况是重配后 RM 没复位。静态区必须在重配完成后给 RM 一个复位脉冲否则 RM 可能从随机状态开始跑。这个复位逻辑我一开始忘了加导致功能时好时坏加了之后就稳定了。5.3 实现时间太长怎么优化DFX 的实现时间通常是普通设计的 2 到 3 倍因为每个 RM 都要单独实现。优化手段有几个用Abstract Shell流程避免每次重新实现静态区。减少 RM 数量能合并的合并。在 RM 实现时用-directive选更快的策略比如RuntimeOptimized。把不相关的 RM 实现并行跑如果机器核多。我实测下来Abstract Shell 能省掉大约 40% 的时间但学习曲线陡建议先把基础流程跑熟。5.4 独家避坑清单别在 RM 里用全局缓冲BUFG 必须放静态区RM 里只能用 BUFG 的输出。别让 RM 的接口有组合环路静态区和 RM 之间不能有组合反馈否则重配时可能振荡。Pblock 别跨太多时钟区域跨区域布线延迟大时序难收敛。部分比特流要版本匹配静态区改了之后所有部分比特流都要重新生成不能混用。重配窗口要屏蔽输出用 valid 信号或者握手协议避免静态区读到无效数据。仿真时用 DFX 专用流程普通仿真跑不了部分重配要用 Vivado 的 DFX 仿真支持。6. 我对 DFX 落地的一些个人体会DFX 这套东西学起来门槛不低但一旦跑通能解决很多“资源不够又不能换芯片”的死结。我最大的体会是前期划分和约束的功夫决定了后面 80% 的顺利程度。如果 RTL 划分得干净、Pblock 圈得合理、接口打拍到位后面实现和重配基本就是走流程反之如果一开始图省事后面会陷入“改一处、崩一片”的循环。另外DFX 的调试手段比普通设计少很多问题只能靠pr_verify报告和实际下载验证。所以建议在实验室阶段就把所有 RM 的切换都测一遍别等到现场才发现某个 RM 有问题。最后分享一个小技巧我会给每个 RM 做一个简单的“自检”逻辑重配完成后自动跑一个短测试通过后再把 valid 信号拉高。这样即使某个 RM 有问题静态区也能感知到不会盲目往下跑。这个自检逻辑放在静态区成本很低但能省掉很多现场排查的麻烦。 
长河君 · 2026/9/20 9:16:15 · 阅读 1.2k Vivado DFX 实战：FPGA 部分动态重配从设计到实现
1. 为什么我要在项目里用 DFX而不是重新烧一遍比特流第一次接触Vivado DFXDynamic Function eXchange动态功能交换是在一个多路图像采集的项目上。当时板子已经装在机箱里前面板只留了一个调试口每次要切换图像处理算法就得把整机拆开、重新下载比特流产线那边怨声载道。后来同事提了一句“FPGA 不是能部分重配吗”我才开始认真研究FPGA 部分动态重配这套东西。简单说DFX 允许你在 FPGA 运行时只对芯片上一块预先划定的区域重新加载新的逻辑功能其余部分照常工作、不断电、不复位。这跟传统的“整片重烧”完全是两个概念。传统方式下哪怕你只改了一个乘法器的系数也得把整个比特流重新灌进去期间所有逻辑停摆而 DFX 下静态区域比如 PCIe 硬核、DDR 控制器、时钟网络一直活着只有可重构分区Reconfigurable PartitionRP里的可重构模块Reconfigurable ModuleRM被替换掉。这套技术解决的核心问题是在资源受限、又不能停机的前提下让一块 FPGA 分时复用同一片物理资源跑不同的功能。典型场景包括软件无线电里切换不同通信制式、图像处理里切换不同滤波算法、加速卡里按任务类型加载不同算子。适合谁来学我觉得得有点 Vivado 基础至少跑过完整的综合、实现、生成比特流流程知道什么叫时序收敛、什么叫 Pblock否则上手 DFX 会非常痛苦因为它的坑大多藏在布局约束和时序边界上。我踩过的第一个坑就是以为 DFX 只是“多生成几个比特流”那么简单。实际上它是一整套设计方法学从 RTL 划分、约束编写、到实现策略、再到下载流程每一步都有讲究。下面我把自己从零摸索到能稳定跑通的全过程拆开讲尽量把每个“为什么”都说清楚。2. DFX 的整体设计思路与方案选型2.1 静态区与可重构区到底怎么切DFX 设计的第一步也是最关键的一步是决定哪些逻辑放静态区、哪些放可重构区。这个划分不是拍脑袋定的它直接决定了后面约束好不好写、时序好不好收敛、资源够不够用。静态区Static Region放的是那些在整个运行期间都不变的逻辑。常见的包括时钟管理单元MMCM/PLL、高速接口硬核PCIe、GT、DDR 控制器、全局复位逻辑、以及跟外部器件打交道的固定接口。这些东西一旦放进可重构区重配时就会断链整个系统就崩了。可重构区放的是需要分时切换功能的逻辑。比如你有三种图像滤波算法同一时刻只用一种那这三种算法就可以做成三个 RM共享同一块 RP 资源。注意同一时刻一个 RP 只能加载一个 RM这是硬性约束。我当时的划分是这样的图像输入接口、DDR 读写控制、时钟网络全放静态区滤波算法本身放可重构区。这样切换算法时数据通路不断只是“换了个处理引擎”。提示划分时一定要考虑 RP 的物理位置。RP 必须落在 FPGA 的某个连续区域内且这个区域要能容纳下所有 RM 中最大的那个。Vivado 里用 Pblock 来圈定 RP 范围圈的时候要留余量别卡得太死。2.2 为什么选 DFX 而不是别的方案有人会问资源不够就换大芯片或者用多个 FPGA 分工为什么非要折腾 DFX我的经验是DFX 的价值在三个特定条件下才凸显第一成本敏感。大容量 FPGA 和小容量 FPGA 价格差可能是几倍如果功能是分时复用的用小芯片加 DFX 能省一大笔。第二不能停机。工业现场、通信基站这类场景停机重启的代价很高DFX 能做到“热切换”。第三功耗和面积约束。同一片资源分时复用比全部逻辑同时铺开要省面积静态功耗也更可控。但 DFX 不是没有代价。它的设计复杂度明显上升约束文件要写两套静态的和每个 RM 的实现时间也更长因为 Vivado 要对每个配置单独跑一遍实现。所以如果功能本来就是同时运行的或者对切换时间要求极高微秒级那 DFX 未必合适。2.3 两种实现流程PR Flow 与 DFX 的三种模式Vivado 里做 DFX 主要有几种流程模式我实际用过的是Partial ReconfigurationPRFlow。它的大致逻辑是先综合静态区和所有 RM然后对静态区做一次实现并锁定布局接着对每个 RM 分别做实现最后生成“部分比特流”Partial Bitstream。这里有个概念要分清全比特流Full Bitstream包含静态区加某一个初始 RM用来首次上电配置部分比特流Partial Bitstream只包含某个 RM 的内容用来运行时切换。两者缺一不可。Vivado 还支持一种叫Abstract Shell的流程能把静态区的实现结果抽象出来加速 RM 的实现迭代。这个我建议等基础流程跑通后再研究一开始别碰容易绕晕。3. 核心细节解析与实操要点3.1 RTL 划分的边界处理技巧RTL 层面DFX 要求可重构模块的接口必须是纯同步、无组合反馈的。什么意思就是 RM 和静态区之间的信号必须经过寄存器打拍不能有组合逻辑直接穿过去。原因是重配过程中RM 的输入输出会处于不确定状态如果静态区直接依赖 RM 的组合输出就会产生亚稳态甚至功能错误。我当时的做法是在 RM 的每个输入端口加一级寄存器放在静态区侧每个输出端口也加一级寄存器。这样重配时静态区看到的是稳定的寄存输出不会因为 RM 消失而乱掉。另外RM 内部不能有时钟生成逻辑MMCM/PLL不能有 I/O 缓冲不能有全局时钟资源。这些都必须放静态区通过时钟网络送给 RM。我一开始把一个小 MMCM 放进了 RM综合就报错后来挪到静态区才通过。还有一点容易忽略RM 的复位要由静态区统一管理。重配完成后静态区需要给 RM 一个复位脉冲让它从确定状态开始工作。这个复位逻辑必须放静态区不能放 RM 内部。3.2 Pblock 约束怎么写才不踩坑Pblock 是 DFX 的物理基础。在 Vivado 里你需要为每个 RP 定义一个 Pblock圈定它占用的 slice、BRAM、DSP 等资源。写法大致是这样create_pblock pblock_my_rp resize_pblock pblock_my_rp -add {SLICE_X10Y100:SLICE_X30Y149} add_cells_to_pblock pblock_my_rp [get_cells inst_my_rp] set_property CONTAIN_ROUTING true [get_pblocks pblock_my_rp] set_property EXCLUDE_PLACEMENT true [get_pblocks pblock_my_rp]这里几个属性很关键。CONTAIN_ROUTING设为 true表示 RP 内部的布线被限制在 Pblock 范围内不会跑到外面去这是部分重配能工作的前提。EXCLUDE_PLACEMENT设为 true防止其他逻辑被布局进这个区域。圈 Pblock 的时候我建议先大后小。先用一个宽松的范围把所有 RM 都实现一遍看看资源占用情况再逐步收紧。如果一开始就卡得很死很可能某个 RM 实现不出来又得回头改。注意Pblock 的范围必须是矩形或规则形状Vivado 对不规则 Pblock 的支持有限。而且 RP 区域不能跨越时钟区域clock region的边界太多否则时序会很难看。3.3 每个 RM 的约束文件怎么组织DFX 项目里约束文件是分层的。通常有这么几类静态区约束定义静态区的时钟、I/O、时序例外等。RP 约束定义 Pblock 和相关的物理约束。RM 约束每个 RM 自己的时序约束比如内部路径的 false path、multicycle 等。我的组织方式是建一个顶层 XDC 放静态和 RP 约束然后每个 RM 单独一个 XDC通过set_property关联到对应的 RM。这样切换 RM 时Vivado 会自动加载对应的约束。有个坑我踩过RM 的约束里不能重新定义时钟。时钟定义必须在静态区RM 只能引用。如果 RM 里写了create_clock实现时会报冲突。3.4 实现策略的选择Vivado 对 DFX 有专门的实现策略比如Flow_PerfOptimized_high或者DFX_Default。我一般用默认的 DFX 策略它在时序和运行时间之间比较平衡。实现顺序上Vivado 会先实现静态区加一个“占位”RM锁定静态区布局然后逐个实现其他 RM。这个过程叫PR Verify跑完会生成一个报告告诉你每个 RM 是否满足时序、资源是否够用。我建议在implement_design之前先跑一次pr_verify把明显的问题提前暴露出来。等真正实现跑完再发现时序不过返工成本很高。4. 完整实操流程与关键环节实现4.1 工程搭建与 RTL 准备先建一个普通 Vivado 工程器件选你板子上实际用的。然后按前面的划分把静态区和 RM 的 RTL 分别写好。RM 的顶层模块要单独成一个文件方便后面做HD.RECONFIGURABLE属性标记。标记 RM 的方式有两种一种是在 RTL 里加属性一种是在 XDC 里用set_property。我习惯用后者因为改起来方便set_property HD.RECONFIGURABLE true [get_cells inst_my_rm]静态区里实例化 RM 的地方要确保接口是寄存器打拍的。我通常会在静态区侧写一个 wrapper把 RM 包起来wrapper 里做输入输出寄存。4.2 综合与初始实现综合的时候Vivado 会把静态区和所有 RM 一起综合。这一步没什么特别的正常跑就行。综合完检查一下资源报告确认 RP 区域能装下最大的 RM。然后是初始实现。这里要指定一个 RM 作为“初始配置”比如rm_filter_a。跑完实现后Vivado 会生成全比特流这个比特流包含静态区加rm_filter_a。实现过程中要重点关注PR Verify的结果。如果某个 RM 时序不过先看是不是 Pblock 太小导致布局拥塞或者是不是跨时钟域路径没处理好。4.3 生成部分比特流初始实现完成后就可以为每个 RM 单独生成部分比特流了。在 Vivado 里这通常通过write_bitstream配合-cell参数实现write_bitstream -force -cell inst_my_rm ./bitstreams/rm_filter_b.bit每个 RM 生成一个.bit文件。这些文件就是运行时切换用的“零件”。我建议把全比特流和所有部分比特流统一命名、统一存放比如full_top.bit、partial_rm_a.bit、partial_rm_b.bit后面下载时不容易搞混。4.4 下载与动态切换下载分两步。首次上电用全比特流配置 FPGA此时运行的是初始 RM。然后通过某种接口比如 JTAG、PCIe、或者你自定义的配置控制器把部分比特流灌进去触发重配。在实验室里我一般用 Vivado Hardware Manager 手动加载部分比特流验证功能。具体操作是打开 Hardware Manager右键 FPGA 器件选择“Program Device”然后选部分比特流文件。Vivado 会自动识别这是部分比特流只重配对应区域。量产环境里通常需要一个ICAPInternal Configuration Access Port控制器或者MCAP由静态区逻辑自己完成重配。这部分我还没在量产项目里落地但原理上就是把部分比特流数据通过 ICAP 原语写进去。提示重配过程中RP 的输出会短暂无效。如果你的静态区逻辑对 RM 输出有实时依赖一定要做好握手或者用 valid 信号屏蔽这段窗口。4.5 时序收敛的实操记录我那个项目里最头疼的是 RM 的时序收敛。因为 Pblock 圈得比较紧布局拥塞导致布线延迟大。后来我做了三件事第一把 Pblock 扩大了约 15%给布线留余量。第二在 RM 内部加了一级流水线把关键路径打断。第三把 RM 和静态区之间的跨边界路径全部设为set_max_delay而不是用默认的时钟周期约束因为跨边界路径的延迟特性跟普通路径不一样。调整之后三个 RM 的 WNS最差负裕量都收敛到了正数。这个过程我反复跑了七八次实现每次都要等半小时以上所以建议先把约束写扎实再跑实现别急着看结果。5. 常见问题与排查技巧实录5.1 PR Verify 报错怎么办pr_verify报错是最常见的。典型错误有几类错误现象可能原因解决办法Pblock 资源不足RP 圈太小扩大 Pblock 范围跨边界路径时序不过接口没打拍在静态区侧加寄存器RM 内有时钟资源RM 里例化了 MMCM把时钟逻辑挪到静态区布线冲突CONTAIN_ROUTING 没设检查 Pblock 属性部分比特流生成失败RM 未标记 RECONFIGURABLE检查 HD.RECONFIGURABLE 属性我遇到最多的是第一类和第二类。Pblock 资源不足往往是因为 BRAM 或 DSP 数量不够这时候要么扩大范围要么优化 RM 内部实现减少资源占用。5.2 重配后功能异常怎么查重配后功能不对排查思路是先确认部分比特流是不是对应正确的 RM再确认重配区域是不是正确最后看静态区和 RM 的接口时序。我有一次重配后图像花屏查了半天发现是部分比特流加载到了错误的 RP 上。因为我有两个 RP文件名又起得相似手动加载时选错了。后来我改成用脚本自动加载并在比特流文件名里带上 RP 编号就没再错过。还有一种情况是重配后 RM 没复位。静态区必须在重配完成后给 RM 一个复位脉冲否则 RM 可能从随机状态开始跑。这个复位逻辑我一开始忘了加导致功能时好时坏加了之后就稳定了。5.3 实现时间太长怎么优化DFX 的实现时间通常是普通设计的 2 到 3 倍因为每个 RM 都要单独实现。优化手段有几个用Abstract Shell流程避免每次重新实现静态区。减少 RM 数量能合并的合并。在 RM 实现时用-directive选更快的策略比如RuntimeOptimized。把不相关的 RM 实现并行跑如果机器核多。我实测下来Abstract Shell 能省掉大约 40% 的时间但学习曲线陡建议先把基础流程跑熟。5.4 独家避坑清单别在 RM 里用全局缓冲BUFG 必须放静态区RM 里只能用 BUFG 的输出。别让 RM 的接口有组合环路静态区和 RM 之间不能有组合反馈否则重配时可能振荡。Pblock 别跨太多时钟区域跨区域布线延迟大时序难收敛。部分比特流要版本匹配静态区改了之后所有部分比特流都要重新生成不能混用。重配窗口要屏蔽输出用 valid 信号或者握手协议避免静态区读到无效数据。仿真时用 DFX 专用流程普通仿真跑不了部分重配要用 Vivado 的 DFX 仿真支持。6. 我对 DFX 落地的一些个人体会DFX 这套东西学起来门槛不低但一旦跑通能解决很多“资源不够又不能换芯片”的死结。我最大的体会是前期划分和约束的功夫决定了后面 80% 的顺利程度。如果 RTL 划分得干净、Pblock 圈得合理、接口打拍到位后面实现和重配基本就是走流程反之如果一开始图省事后面会陷入“改一处、崩一片”的循环。另外DFX 的调试手段比普通设计少很多问题只能靠pr_verify报告和实际下载验证。所以建议在实验室阶段就把所有 RM 的切换都测一遍别等到现场才发现某个 RM 有问题。最后分享一个小技巧我会给每个 RM 做一个简单的“自检”逻辑重配完成后自动跑一个短测试通过后再把 valid 信号拉高。这样即使某个 RM 有问题静态区也能感知到不会盲目往下跑。这个自检逻辑放在静态区成本很低但能省掉很多现场排查的麻烦。