Vivado DFX技术实战FPGA部分动态重配置的完整落地指南干FPGA这行的迟早会遇到一个灵魂拷问一个芯片上能不能同时跑两套逻辑用的时候切换不用的时候不占资源或者更现实一点PCIe采集卡和普通IO卡能不能做成同一个硬件上电后发呆的时候再决定自己是哪个答案就是动态部分重配置Xilinx把这套东西叫DFXDynamic Function eXchange。我最早接触这个概念是在做多模式通信板卡的时候一个板子要兼容三种协议如果全部逻辑同时综合进去资源不够时序也紧张后来用DFX把三种协议做成三个可重配置模块按需切换问题直接解决。这篇东西不是给你复述UG909的那本手册700多页正常人看不完。我按自己实际跑通一个DFX工程的顺序把最容易卡住你的地方都捋一遍概念到底怎么理解、Vivado工程结构怎么搭、综合和布局布线的坑在哪、以及最烦人的调试阶段怎么办。你在读之前最好已经用Vivado建过至少一个普通工程知道综合和实现是干嘛的知道bit文件怎么下载。如果这些还不熟建议先去装个Vivado随便点一遍流程再回来看这篇会顺畅得多。1. DFX技术到底在解决什么问题1.1 静态区域与动态区域的划分逻辑DFX的核心思路其实不复杂就是把整个FPGA逻辑切成两块一块是静态区域Static Region永远不变上电加载后就一直跑另一块是动态区域Reconfigurable PartitionRP里面放着一个或者几个可重配置模块Reconfigurable ModuleRM运行过程中可以整体换掉。关键点在于FPGA不是CPU没有“程序”这个概念逻辑就是一坨查找表、触发器、BRAM和布线资源的组合状态。普通配置模式下你要换功能就得全片重新配置所有寄存器清零外部接口全部掉线这在很多场景下是不可接受的。DFX解决的痛点就是只重新配置动态区域那部分资源静态区域完全不受影响时钟不停IO不掉正在跑的状态机继续转。打个比方静态区域相当于房子本身承重墙、水电管路、门框窗框。动态区域相当于房子里面的家具沙发、床、餐桌。你换沙发不用把房子拆了重建就是这个道理。FPGA里静态区域的层次化设计、管脚约束、时钟树全部保持不变动态区域只是在这些资源上换内容而已。1.2 什么场景下必须用DFX不是所有项目都需要DFX事实上大部分FPGA项目用普通bit文件就够。但当出现下面几种情况时你就该认真考虑上DFX了资源不够但不想换大芯片。这是最刚性的需求。比如你需要在7A100T上既做图像采集又做压缩编码两者同时放着资源不够但分时复用就够。用DFX把采集和压缩放到同一个动态区域里跑采集的时候加载采集bit跑压缩的时候加载压缩bit一个芯片当两个用成本省一半。多个模式切换时要求中断时间极短。传统方案是保存多个完整bit文件切换时整体重配置好一点的50毫秒差的甚至几百毫秒。DFX的部分重配置可以做到毫秒级甚至微秒级因为部分bit文件体积小通过PCAP或者ICAP接口加载速度快得多。外部接口和高速链路不能断。比如PCIe链路整体重配置会导致链路断开主机枚举失败这在很多系统里是无法接受的。DFX重配置期间PCIe IP在静态区域里继续运行链路保持功能无缝切换。还有一个经常被忽视的场景系统升级。传统FPGA升级必须停机DFX可以让系统的核心控制部分和算法加速部分分离升级算法加速部分时控制逻辑完全不受影响。这在电力、医疗这些不允许长时间停机的领域特别实用。1.3 DFX和普通多bit切换的对比很多新手会问我不就是准备几个bit文件需要哪个加载哪个吗为什么非要学DFX普通多bit切换就是整体重配置区别在于加载的对象是完整bit而完整bit的生成是包含全部逻辑的每次切换都是全片重来。DFX把bit拆成了一个静态bit文件加多个动态部分bit文件切换时只加载部分bit。这带来的收益有几个层面配置时间缩短部分bit通常只有完整bit的十分之一到五分之一、静态区域业务不中断、资源利用率提升不需要把所有模式同时实现。代价是工程复杂度上升综合时间变长调试手段受限以及DFX授权问题——这个后面会重点说。2. 工程搭建的正确姿势从零开始搞一个DFX工程2.1 工程结构的核心RM与RP的关系绑定如果你已经用Vivado建过普通工程DFX工程的第一感觉会是“怪”。普通工程是一个顶层层级下面挂了各种模块DFX工程里你会看到一个叫Reconfigurable Partition的东西它像是一个占位符下面可以绑定多个Reconfigurable Module。这里最容易出错的概念是RP只是一个逻辑容器不是一个实体模块。真正的功能逻辑是放在RM里面的。综合的时候RM里面的逻辑会映射到RP对应的物理区域上但不同RM之间不能互相看到对方的内容。比如你要做三模切换模式A、B、C那么你会建立三个RMrm_mode_a、rm_mode_b、rm_mode_c它们共享同一个RPrp_modes。三个RM的接口必须完全一致端口方向、位宽、名字都得一样否则布局布线会报错。这个一致性的检查是DFX工程里最烦人的错误来源之一我后面会讲到怎么系统性地检查接口一致性。物理区域约束方面DFX需要你在Vivado里给每个RP画一个物理区域约束叫Pblock。Pblock决定了这个动态区域在FPGA芯片上的具体位置和资源数量。资源数量必须是这类RM中需求最大的那个来定而且建议多留15%到20%的余量因为布局布线器在DFX模式下找解的空间本来就小。2.2 是不是所有IP都支持放到动态区域这是新手踩坑的重灾区。不是所有Xilinx IP都能放进动态区域这是个硬性限制。BRAM、DSP这些基础资源没问题但是有物理硬核要求的IP要小心。比如GTX/GTH高速收发器如果你的动态区域要用到高速串行接口这个GT的位置必须在Pblock覆盖的范围内而且GT是被当作硬核资源来管理的。PCIe硬核IPIntegrated Block for PCIe、以太网MAC硬核这些强绑定到特定物理位置的资源放静态区域是肯定安全放动态区域要非常小心因为它的配置信息不仅存在于LUT和FF里还涉及到类似寄存器控制字的东西。另外一个典型问题是全局时钟资源。动态区域里的逻辑需要使用时钟但BUFG全局时钟缓冲器数量有限且分布在特定位置。如果动态区域跨度过大某些RM用了BUFG另外一些RM没用布局布线会很难办。我的经验是动态区域的时钟尽量用全局时钟而且在所有RM里保持相同的时钟方案哪怕某个RM根本不需要那么多时钟也把时钟结构占位设计进去保持一致性。MIG内存接口IP、XADC模拟采集IP这类高依赖硬核的模块在实际工程中几乎没人放进动态区域原因不是技术上完全不行而是约束太复杂收益不值得折腾。动态区域里最合适的是纯逻辑类型的功能模块通信协议解析、算法处理、图像缩放、编解码等这些不依赖硬核占用的资源以LUT、FF、BRAM、DSP为主切起来最干净。2.3 授权问题Vivado DFX需要什么License这个事情必须提前讲不然你工程建到一半会发现综合按钮是灰的。DFX不是一个免费功能它需要额外的License支持。你需要在Xilinx官网上申请一个DFX的评估License里面包含了 DFX 的 feature才能使用这个功能。具体来说Vivado的许可证体系中DFX被单独作为一个feature来管理。以前它叫Partition/PRPartial Reconfiguration从Vivado 2019.1开始改名为DFXLicense feature名字也跟着变了。如果你用的是正版或者学校提供的License一般都会包含。如果是自己破解或者下载的评估版里面默认是包含DFX的但只能用于评估不能用于商业生产——这个你自己权衡我不多展开。有一个线上SVFSecure Virtual FPGA服务是Xilinx提供的远程License验证方案有些教育版的Vivado通过SVF可以获得DFX的临时许可。总之开工之前先确认自己的Vivado菜单里能不能看到“Partial Reconfiguration Wizard”看不到就先去折腾License不然往下走全是白费。3. 实操过程完整跑通一个DFX工程3.1 建立DFX工程的两种方式Vivado支持两种DFX工程的建立方式一种是图形化流程DFX Wizard一种是Tcl脚本流程。图形化流程适合第一次接触的人用向导一步步创建RP、指定RM、生成PblockVivado帮你处理好大部分的配置文件和约束框架。向导在Tcl Console里输入open_hw_manager窗口相关或者从Tools菜单下面找到Enable Partial Reconfiguration按提示操作即可。Tcl脚本流程适合做自动化回归或者有版本管理需求的团队。DFX的Tcl命令从2019.1版本开始稳定了核心命令就是create_partition、set_partition_mode这些。脚本流程的好处是可重复、可版本化但是初学阶段建议先用图形化流程跑通一次理解了概念再转脚本。两种方式不是互斥的。我的实际做法是用GUI向导生成初始工程然后用write_project_tcl导出Tcl把这个Tcl作为后续修改和回归的基础。这样既降低了入门门槛又保留了自动化的能力。3.2 具体步骤创建一个最简单的DFX工程我拿一个精简的例子来说明整个流程功能本身没有意义重点是让你看到DFX工程的骨架长什么样。假设我们有一个顶层模块top里面包含一个静态模块static_blink一个LED闪烁逻辑和一个动态区域rp_led里面放两个RMrm_led_blink实现呼吸灯效果和rm_led_off实现LED常灭运行时切换两个效果。第一步创建普通工程这一步和普通Vivado工程完全一样先建一个RTL工程把top.v、static_blink.v、rm_led_blink.v、rm_led_off.v都添加进来然后顶层的例化关系正常写。先不要管DFX确保这个工程能正常综合、实现、生成bit这是DFX改造之前必须打好的基础。第二步把动态模块标记为可重配置打开Tools-Enable Partial Reconfiguration此时Vivado会弹出一个DFX向导的界面提示你要选择哪些模块作为可重配置模块。选中rp_led然后在下面的面板里添加两个RMrm_led_blink和rm_led_off。这一步做完Vivado会自动在工程上生成一套DFX的约束文件xdc并且把工程模式切换成DFX模式。你会注意到综合选项里多出了一个DFX Compilation的设置这里要选择pr_verify_only只验证不生成bit还是full完整流程最后生产用选full。第三步设置Pblock物理区域在布局规划视图Floorplanning里选中rp_led这个partition右键选择Floorplanning然后手动在芯片上画一个矩形区域作为Pblock。画多大看资源报告两个RM里资源最多的那个需要多少LUT、FF、BRAM然后在这个基础上加20%的余量。Pblock的位置选择也有讲究尽量靠近静态区域中需要和它通信的模块这样可以减少跨区域布线的长度。同时避开GT、PCIe、MIG等硬核所在的行避免物理冲突。Pblock的最小宽度一般建议为4个CLB列太窄了布线会非常痛苦。第四步检查接口一致性这是DFX流程中最重要的一个检查Vivado自带了一个工具Report Partition Checks。打开Flow Navigator-Synthesis-Report Partition Checks它会检查所有RM的端口列表、方向、位宽是否一致以及是否有模块没有正确例化。这个检查在综合之后跑不通过就去看报告把端口改一致。实际项目中RM接口不一致是最常见的错误我遇到过好几次改了一个RM的接口位宽、忘了改另一个RM结果综合过了实现直接失败报的错让人一头雾水。第五步综合与实现DFX工程的综合和普通工程一样运行Synthesis即可。但综合完成后多了一个步骤Synthesis-Set Active Reconfigurable Module这一步是告诉Vivado当前以哪个RM作为活动模块来进行布局布线。在实现流程中Vivado会对每个RM分别进行布局布线最后生成一个完整的静态bit文件和多个动态bit文件每个RM对应一个。这个过程比普通工程慢很多因为相当于要布局布线多次。如果你有3个RM就是1次静态布局 3次动态布局时间至少是普通工程的3倍以上做好心理准备。第六步生成DFX比特流实现完成之后选择Generate Bitstream。Vivado会弹出一个界面问你要生成哪几个配置默认是生成所有RM对应的bit文件。输出文件在output目录下你会看到类似这样的文件top.bit # 静态完整bit top_rp_led_rm_led_blink_partial.bit # RM1的部分bit top_rp_led_rm_led_off_partial.bit # RM2的部分bit文件大小对比就能看出差距完整bit可能几十MB部分bit只有几MB。3.3 动态重配置的Host侧驱动从bit文件到ICAP加载ICAP接口Internal Configuration Access Port是FPGA内部访问配置寄存器的接口用来加载部分bit。在裸机环境下你可以通过AXI接口连接一个ICAPE2原语然后往里面写配置数据完成重配置。SDK或者Vitis里写重配置驱动的流程大概是这样的#include xil_io.h #include xstatus.h #define ICAP_BASEADDR XPAR_AXI_ICAP_0_BASEADDR void icap_init(void) { // 设备初始化代码 } int load_partial_bit(u32 *data, u32 size) { // 写入IPROG命令然后逐word将bit数据写到ICAP的FIFO Xil_Out32(ICAP_BASEADDR 0x00, 0xFFFFFFFF); // 同步字 // 循环写数据... // 写CRC校验 return XST_SUCCESS; }从Zynq或者MPSoC的ARM核去控制流程类似区别在于要通过PCAP接口Processor Configuration Access Port来加载DevC这个外设里提供了相关寄存器。Linux下驱动一般会重写但原理还是那个原理。这里我额外提醒一句很多教程直接把bit文件放在文件系统里通过read函数读出来然后写到PCAP的FIFO。但要注意字节顺序问题PCAP接口的字节序和普通AXI不一样很多新手在这里卡了一天。解决方法是直接用xilfpga这类库函数它已经处理好了字节序和时序问题。3.4 真正的问题重配置时RM之间怎么衔接两个RM切换静态区域怎么知道RM已经换好了RM之间怎么协调这不是bit加载完就自动解决的。重配置完成握手是我在做实际工程时最容易被忽视的环节。方案一般是静态区域给RM发一个reset信号让RM内部所有状态清零。触发ICAP加载部分bit。加载完成信号ICAP的Done信号或者从状态寄存器轮询拉高。静态区域拉高start信号RM开始正常工作。这个流程中最容易踩的坑有两个第一个是RM内部的状态机如果启动时有上电随机状态必须靠reset信号保证初始状态确定第二个是RM的输出端口在重配置期间是高阻态还是保持态取决于你的约束设置建议在Pblock约束里加上set_property HD.RECONFIGURABLE true相关的规则确保重配置期间的输出行为符合你的预期。如果RM之间需要传递数据比如模式A采集完一批数据要交给模式B处理数据不能放在RM的寄存器里因为重配置一下就全没了。必须放在静态区域的BRAM或者DRR里通过接口在RM和静态区域之间传递地址和数据。4. 工具链的坑Vivado版本选择与DFX兼容性4.1 版本差异2019.1是个分水岭Xilinx在2019.1版本里对Partial Reconfiguration做了一次大的重构名字从PR改成了DFX而且整个流程和约束体系都变了。2019.1之前的PR流程用的是传统的partition定义方式Vivado里你需要手动设置HD.PARTITION属性。2019.1之后的DFX流程用create_partition和set_partition_mode命令约束文件也从传统的partition.xdc改成了DFX专用的约束体系。这意味着你在CSDN或者论坛上看到的很多老教程尤其是2018、2017版本的里面的操作路径和命令已经不对了。如果你用2020版本以上的Vivado按老教程操作会发现菜单都不一样照着来百分百卡住。建议认准DFX这个关键词来搜教程搜Partial Reconfiguration会带出来很多2019版本前的过期内容。另外DFX功能在2020.1到2023.1这几个版本的稳定性和易用性有明显提升DW设计向导的UI和报错信息也友好很多。如果项目是从零开始我建议直接用较新的稳定版本比如2022.2之后的不要太追新2024.1这类刚发布的版本偶尔会有些不稳定的边边角角。4.2 综合策略对DFX的影响Vivado的综合工具Vivado Synthesis是从2015.1版本开始引入的新流程到了DFX时代有一些特殊要求。第一综合时必须开启-mode out_of_context。所谓OOC模式是指每个RM单独综合不和其他模块做顶层trimming优化这样保证每个RM的网表是完整的布局布线时才不会被优化掉关键逻辑。这个选项一般在DFX向导里会自动化处理但如果你手工加IP或者修改综合设置要确保OOC模式没有被动关闭。第二每个RM的时序约束保持一致。RM的时钟约束、输入输出延迟必须在所有RM里保持一致。如果RM_A的时钟是100MHzRM_B的时钟是200MHz这种不一致会极大增加布局布线的难度甚至直接导致实现失败。实际工程中我建议动态区域的时钟频率在所有RM中保持一致哪怕某个RM不需要200MHz也可以把时钟树建到200MHz让布局布线器的工作更简单。第三综合时关闭资源回收。Xilinx综合工具默认会做寄存器重定时retiming和资源重组resource sharing这些优化在DFX模式下有时会引入跨RM的时序依赖。如果你在实现阶段遇到奇怪的时序问题可以在综合选项里关闭这些优化项试试。4.3 Tcl命令DFX脚本化自动化的关键DFX流程如果做多轮迭代全部用GUI点来点去很折磨人。我建议至少把以下核心Tcl命令掌握# 创建DFX partition create_partition -name rp_led -top inst_rp_led # 指定RM对应的网表 set_partition_mode -rp rp_led -mode active -module rm_led_blink # 设置活动RM用于当前的综合/实现 set_property HD.RECONFIGURABLE true [get_cells inst_rp_led] # 添加Pblock约束 create_pblock pblock_rp_led add_cells_to_pblock pblock_rp_led [get_cells inst_rp_led] resize_pblock pblock_rp_led -add {SLICE_X20Y40 SLICE_X39Y79}注意resize_pblock的参数那个坐标是对应实际芯片上的SLICE坐标不同芯片坐标范围不同用GUI里的Floorplanning拖拽生成最稳妥手写坐标容易写错。自动化流程中每次切换活动RM后要重新运行synth_design和place_design、route_design。这意味着一个3 RM的DFX工程完整跑一遍实现就是3轮布局布线整个流程可能在普通服务器上要跑几个小时。用CI/CD做夜间构建是个好习惯白天省下时间改代码。5. 常见问题与排错我踩过的坑合集5.1 “Partition Pin”错误接口不匹配报错现象ERROR: [DRC LUTLP-1] LUTLP-1: The following 1 LUT cells have an invalid LOC because they are placed inside an ungated clock region...或者类似的DIAGRAM检查错误。原因RM和静态区域之间的接口逻辑Vivado会自动生成一组叫Partition Pin的缓冲器类似LUT1或者BUFGCE它们的作用是隔离静态逻辑和动态逻辑。如果RM接口位宽不对或者某根信号没接到Module上Partition Pin的生成就会失败。排查思路确认所有RM的端口名字是否完全一致不看位宽先看名字。确认端口顺序是否一致Verilog例化时建议用名字例化不要用位置例化。打开Report Partition Checks看有没有接口不匹配的警告。解决方案把不一致的端口名改掉重新综合。不要试图通过约束跳过去这是DFX的底层假设违反它后面必然出问题。5.2 Pblock约束冲突资源不足或布线拥塞报错现象ERROR: [Place 30-690] Placer failed to place the design或者ERROR: [Route 35-139] Router encountered an error...原因Pblock划分区域太小放的模块太大布局布线跑不动或者Pblock位置和静态区域模块的物理位置冲突导致局部布线拥塞。排查思路Pblock占用的资源里LUT和FF的利用率是否接近100%如果超过了90%基本可以断定是区域太小需要扩大。打开Floorplanning视图看Pblock范围里有没有被静态区域占用的资源。静态逻辑和动态逻辑的资源不能重叠如果重叠了布局器只能在剩余空间里压缩必然失败。检查时钟区域Pblock是否跨了多个clock region跨是可以的但如果跨的太多而且多个RM都在用时序收敛会很难。解决方案把Pblock扩大一些优先向左右两侧扩展因为宽的Pblock对布线更友好。调整Pblock位置避免覆盖BRAM、DSP、GT等硬核资源。如果几个RM的资源需求差异大可以对每个RM单独画PblockVivado支持per-RM的Pblock设置。5.3 重配置后功能异常Reset和初始化问题现象部分bit加载成功后静态区域工作正常但动态区域的功能不对或者偶发异常。原因绝大多数情况下不是bit文件本身的问题而是RM内部的寄存器初始状态不确定。FPGA上电时所有寄存器清零但DFX重配置时RM内部寄存器不会自动清零它会保留上一次RM留下的状态。如果新RM的逻辑依赖这些状态启动就会出现不可预测行为。排查思路用ILAIntegrated Logic Analyzer集成逻辑分析仪观察RM的关键信号看它是处于什么状态。检查静态区域是否在重配置完成后对RM发出了复位信号以及复位时序是否正确。解决方案在加载部分bit之前先通过静态区域给RM的所有输出寄存器手动写一个确定值。加载完成后必须等Done信号拉高再释放复位信号这个时序关系一定不能反。如果可能在RM的接口上加入一个valid/ready握手信号由静态区域做仲裁确保RM之间不会互相干扰。我在一个实际项目中就吃过这个亏模式A和模式B共用一组静态区域的计数器切换时忘了复位计数器模式B一开始工作就基于模式A留下的中间值结果前几十个周期输出全是错的。后来加上握手和复位流程问题立刻消失。5.4 在线调试ILA在DFX工程中怎么用DFX工程中使用ILA有个特殊之处ILA可以放在静态区域也可以放在动态区域。放在静态区域里的ILA重配置后依然存在可以持续观测放在动态区域里的ILA会随着RM切换而消失你需要在每个RM里都例化一份ILA才能持续调试。实际项目中我建议把调试核心放在静态区域的ILA上观察RM的输入输出接口信号这样不管切换哪个RM观测点都稳定存在。如果要深入RM内部那就只能在每个RM里单独加ILA然后分别为每个RM做一次实现、抓一次波形。这个工作量很大所以DFX项目的调试效率普遍比普通工程低要做好心理准备。另外用Vivado的Hardware Manager加载部分bit其实非常方便Hardware Manager的界面里可以直接选择加载partial bit文件不需要写代码。在原型验证阶段可以先手动切换几个RM确认功能正常再写Host侧的驱动代码。5.5 其他容易忽略的细节仿真支持DFX工程可以进行功能仿真Vivado的xsim支持在仿真中切换RM。但我试过几次体验一般建议仿真阶段先不要管DFX把每个RM单独作为独立模块仿真重点验证功能行为DFX的重配置机制放到板级验证阶段再测。功耗问题动态区域在重配置瞬间会有瞬态电流波动板级电源设计时要留足裕量。我就遇到过重配置时电压跌落触发欠压保护板卡直接重启排查了半天才发现是电源余量不够。多动态区域一个DFX工程可以支持多个独立动态区域每个区域有自己的Pblock和RM集合。但工程复杂度会指数级上升新手千万不要一上来就搞多区域DFX先把单区域跑通再逐步扩展。6. 我的一些实操体会把DFX从“会用向导”到“能上产品”这个过程我走了快半年。回想起来有几个核心认知是花了很长时间才真正建立起来的。第一DFX不是万能的。它解决的是“不同功能分时复用同一块硬件”的问题但它不解决“同时需要所有功能”的问题。如果两个模式在同一时间都需要运行DFX帮不了你那是资源规划的问题。DFX最适合的场景就是模式之间互斥、切换不频繁、切换时外部接口不能断这三个条件同时满足。第二接口设计决定成败。DFX工程里最痛苦的往往不是DFX本身而是你为了DFX做的接口规范端口列表固定、协议固定、时序固定。这个接口规范一旦定下来后面想改就很痛苦——你要同步改静态区域逻辑和所有RM。所以做DFX之前一定要花足够的时间在设计接口上宁可多花两周把接口定义清楚也不要后面来回改。第三工具链的配合很关键。Vivado的DFX流程图谱里每个版本的逻辑结构都在变化2019.1之前的PR和现在的DFX完全是两套体系。如果你拿到一个2017年的工程别想着直接升级到2022基本上重做比迁移省时间。如果你是新项目选一个较新的稳定版本一口气把DFX流程跑通。第四团队协作需要额外纪律。DFX工程的代码版本管理比普通工程严格得多静态区域代码和RM代码要分开管理因为静态区域的改动会影响所有RM的重新布局布线。我建议整个团队用分支策略静态区域一个分支每个RM一个分支合并时严格遵守接口规范同时在CI里加上Report Partition Checks的自动化检查。对了最后补充一个小技巧如果你在做多RM切换而且切换频率很低比如几天一次可以不考虑加载速率优化但如果切换频繁可以使用PROC_SYS_RESET和AXI_HP接口配合PCAP做高速加载实测可以在几十毫秒内完成一次切换。如果这是你的应用场景建议从一开始就把这个通路设计进去不然后期加会很痛苦。DFX这套技术确实不简单但它带来的收益在正确场景下是巨大的。希望这篇内容能帮你少走一些弯路把FPGA玩得更灵活。 
长河君 · 2026/9/16 11:16:46 · 阅读 1.2k Vivado DFX实战：FPGA部分动态重配置完整指南
Vivado DFX技术实战FPGA部分动态重配置的完整落地指南干FPGA这行的迟早会遇到一个灵魂拷问一个芯片上能不能同时跑两套逻辑用的时候切换不用的时候不占资源或者更现实一点PCIe采集卡和普通IO卡能不能做成同一个硬件上电后发呆的时候再决定自己是哪个答案就是动态部分重配置Xilinx把这套东西叫DFXDynamic Function eXchange。我最早接触这个概念是在做多模式通信板卡的时候一个板子要兼容三种协议如果全部逻辑同时综合进去资源不够时序也紧张后来用DFX把三种协议做成三个可重配置模块按需切换问题直接解决。这篇东西不是给你复述UG909的那本手册700多页正常人看不完。我按自己实际跑通一个DFX工程的顺序把最容易卡住你的地方都捋一遍概念到底怎么理解、Vivado工程结构怎么搭、综合和布局布线的坑在哪、以及最烦人的调试阶段怎么办。你在读之前最好已经用Vivado建过至少一个普通工程知道综合和实现是干嘛的知道bit文件怎么下载。如果这些还不熟建议先去装个Vivado随便点一遍流程再回来看这篇会顺畅得多。1. DFX技术到底在解决什么问题1.1 静态区域与动态区域的划分逻辑DFX的核心思路其实不复杂就是把整个FPGA逻辑切成两块一块是静态区域Static Region永远不变上电加载后就一直跑另一块是动态区域Reconfigurable PartitionRP里面放着一个或者几个可重配置模块Reconfigurable ModuleRM运行过程中可以整体换掉。关键点在于FPGA不是CPU没有“程序”这个概念逻辑就是一坨查找表、触发器、BRAM和布线资源的组合状态。普通配置模式下你要换功能就得全片重新配置所有寄存器清零外部接口全部掉线这在很多场景下是不可接受的。DFX解决的痛点就是只重新配置动态区域那部分资源静态区域完全不受影响时钟不停IO不掉正在跑的状态机继续转。打个比方静态区域相当于房子本身承重墙、水电管路、门框窗框。动态区域相当于房子里面的家具沙发、床、餐桌。你换沙发不用把房子拆了重建就是这个道理。FPGA里静态区域的层次化设计、管脚约束、时钟树全部保持不变动态区域只是在这些资源上换内容而已。1.2 什么场景下必须用DFX不是所有项目都需要DFX事实上大部分FPGA项目用普通bit文件就够。但当出现下面几种情况时你就该认真考虑上DFX了资源不够但不想换大芯片。这是最刚性的需求。比如你需要在7A100T上既做图像采集又做压缩编码两者同时放着资源不够但分时复用就够。用DFX把采集和压缩放到同一个动态区域里跑采集的时候加载采集bit跑压缩的时候加载压缩bit一个芯片当两个用成本省一半。多个模式切换时要求中断时间极短。传统方案是保存多个完整bit文件切换时整体重配置好一点的50毫秒差的甚至几百毫秒。DFX的部分重配置可以做到毫秒级甚至微秒级因为部分bit文件体积小通过PCAP或者ICAP接口加载速度快得多。外部接口和高速链路不能断。比如PCIe链路整体重配置会导致链路断开主机枚举失败这在很多系统里是无法接受的。DFX重配置期间PCIe IP在静态区域里继续运行链路保持功能无缝切换。还有一个经常被忽视的场景系统升级。传统FPGA升级必须停机DFX可以让系统的核心控制部分和算法加速部分分离升级算法加速部分时控制逻辑完全不受影响。这在电力、医疗这些不允许长时间停机的领域特别实用。1.3 DFX和普通多bit切换的对比很多新手会问我不就是准备几个bit文件需要哪个加载哪个吗为什么非要学DFX普通多bit切换就是整体重配置区别在于加载的对象是完整bit而完整bit的生成是包含全部逻辑的每次切换都是全片重来。DFX把bit拆成了一个静态bit文件加多个动态部分bit文件切换时只加载部分bit。这带来的收益有几个层面配置时间缩短部分bit通常只有完整bit的十分之一到五分之一、静态区域业务不中断、资源利用率提升不需要把所有模式同时实现。代价是工程复杂度上升综合时间变长调试手段受限以及DFX授权问题——这个后面会重点说。2. 工程搭建的正确姿势从零开始搞一个DFX工程2.1 工程结构的核心RM与RP的关系绑定如果你已经用Vivado建过普通工程DFX工程的第一感觉会是“怪”。普通工程是一个顶层层级下面挂了各种模块DFX工程里你会看到一个叫Reconfigurable Partition的东西它像是一个占位符下面可以绑定多个Reconfigurable Module。这里最容易出错的概念是RP只是一个逻辑容器不是一个实体模块。真正的功能逻辑是放在RM里面的。综合的时候RM里面的逻辑会映射到RP对应的物理区域上但不同RM之间不能互相看到对方的内容。比如你要做三模切换模式A、B、C那么你会建立三个RMrm_mode_a、rm_mode_b、rm_mode_c它们共享同一个RPrp_modes。三个RM的接口必须完全一致端口方向、位宽、名字都得一样否则布局布线会报错。这个一致性的检查是DFX工程里最烦人的错误来源之一我后面会讲到怎么系统性地检查接口一致性。物理区域约束方面DFX需要你在Vivado里给每个RP画一个物理区域约束叫Pblock。Pblock决定了这个动态区域在FPGA芯片上的具体位置和资源数量。资源数量必须是这类RM中需求最大的那个来定而且建议多留15%到20%的余量因为布局布线器在DFX模式下找解的空间本来就小。2.2 是不是所有IP都支持放到动态区域这是新手踩坑的重灾区。不是所有Xilinx IP都能放进动态区域这是个硬性限制。BRAM、DSP这些基础资源没问题但是有物理硬核要求的IP要小心。比如GTX/GTH高速收发器如果你的动态区域要用到高速串行接口这个GT的位置必须在Pblock覆盖的范围内而且GT是被当作硬核资源来管理的。PCIe硬核IPIntegrated Block for PCIe、以太网MAC硬核这些强绑定到特定物理位置的资源放静态区域是肯定安全放动态区域要非常小心因为它的配置信息不仅存在于LUT和FF里还涉及到类似寄存器控制字的东西。另外一个典型问题是全局时钟资源。动态区域里的逻辑需要使用时钟但BUFG全局时钟缓冲器数量有限且分布在特定位置。如果动态区域跨度过大某些RM用了BUFG另外一些RM没用布局布线会很难办。我的经验是动态区域的时钟尽量用全局时钟而且在所有RM里保持相同的时钟方案哪怕某个RM根本不需要那么多时钟也把时钟结构占位设计进去保持一致性。MIG内存接口IP、XADC模拟采集IP这类高依赖硬核的模块在实际工程中几乎没人放进动态区域原因不是技术上完全不行而是约束太复杂收益不值得折腾。动态区域里最合适的是纯逻辑类型的功能模块通信协议解析、算法处理、图像缩放、编解码等这些不依赖硬核占用的资源以LUT、FF、BRAM、DSP为主切起来最干净。2.3 授权问题Vivado DFX需要什么License这个事情必须提前讲不然你工程建到一半会发现综合按钮是灰的。DFX不是一个免费功能它需要额外的License支持。你需要在Xilinx官网上申请一个DFX的评估License里面包含了 DFX 的 feature才能使用这个功能。具体来说Vivado的许可证体系中DFX被单独作为一个feature来管理。以前它叫Partition/PRPartial Reconfiguration从Vivado 2019.1开始改名为DFXLicense feature名字也跟着变了。如果你用的是正版或者学校提供的License一般都会包含。如果是自己破解或者下载的评估版里面默认是包含DFX的但只能用于评估不能用于商业生产——这个你自己权衡我不多展开。有一个线上SVFSecure Virtual FPGA服务是Xilinx提供的远程License验证方案有些教育版的Vivado通过SVF可以获得DFX的临时许可。总之开工之前先确认自己的Vivado菜单里能不能看到“Partial Reconfiguration Wizard”看不到就先去折腾License不然往下走全是白费。3. 实操过程完整跑通一个DFX工程3.1 建立DFX工程的两种方式Vivado支持两种DFX工程的建立方式一种是图形化流程DFX Wizard一种是Tcl脚本流程。图形化流程适合第一次接触的人用向导一步步创建RP、指定RM、生成PblockVivado帮你处理好大部分的配置文件和约束框架。向导在Tcl Console里输入open_hw_manager窗口相关或者从Tools菜单下面找到Enable Partial Reconfiguration按提示操作即可。Tcl脚本流程适合做自动化回归或者有版本管理需求的团队。DFX的Tcl命令从2019.1版本开始稳定了核心命令就是create_partition、set_partition_mode这些。脚本流程的好处是可重复、可版本化但是初学阶段建议先用图形化流程跑通一次理解了概念再转脚本。两种方式不是互斥的。我的实际做法是用GUI向导生成初始工程然后用write_project_tcl导出Tcl把这个Tcl作为后续修改和回归的基础。这样既降低了入门门槛又保留了自动化的能力。3.2 具体步骤创建一个最简单的DFX工程我拿一个精简的例子来说明整个流程功能本身没有意义重点是让你看到DFX工程的骨架长什么样。假设我们有一个顶层模块top里面包含一个静态模块static_blink一个LED闪烁逻辑和一个动态区域rp_led里面放两个RMrm_led_blink实现呼吸灯效果和rm_led_off实现LED常灭运行时切换两个效果。第一步创建普通工程这一步和普通Vivado工程完全一样先建一个RTL工程把top.v、static_blink.v、rm_led_blink.v、rm_led_off.v都添加进来然后顶层的例化关系正常写。先不要管DFX确保这个工程能正常综合、实现、生成bit这是DFX改造之前必须打好的基础。第二步把动态模块标记为可重配置打开Tools-Enable Partial Reconfiguration此时Vivado会弹出一个DFX向导的界面提示你要选择哪些模块作为可重配置模块。选中rp_led然后在下面的面板里添加两个RMrm_led_blink和rm_led_off。这一步做完Vivado会自动在工程上生成一套DFX的约束文件xdc并且把工程模式切换成DFX模式。你会注意到综合选项里多出了一个DFX Compilation的设置这里要选择pr_verify_only只验证不生成bit还是full完整流程最后生产用选full。第三步设置Pblock物理区域在布局规划视图Floorplanning里选中rp_led这个partition右键选择Floorplanning然后手动在芯片上画一个矩形区域作为Pblock。画多大看资源报告两个RM里资源最多的那个需要多少LUT、FF、BRAM然后在这个基础上加20%的余量。Pblock的位置选择也有讲究尽量靠近静态区域中需要和它通信的模块这样可以减少跨区域布线的长度。同时避开GT、PCIe、MIG等硬核所在的行避免物理冲突。Pblock的最小宽度一般建议为4个CLB列太窄了布线会非常痛苦。第四步检查接口一致性这是DFX流程中最重要的一个检查Vivado自带了一个工具Report Partition Checks。打开Flow Navigator-Synthesis-Report Partition Checks它会检查所有RM的端口列表、方向、位宽是否一致以及是否有模块没有正确例化。这个检查在综合之后跑不通过就去看报告把端口改一致。实际项目中RM接口不一致是最常见的错误我遇到过好几次改了一个RM的接口位宽、忘了改另一个RM结果综合过了实现直接失败报的错让人一头雾水。第五步综合与实现DFX工程的综合和普通工程一样运行Synthesis即可。但综合完成后多了一个步骤Synthesis-Set Active Reconfigurable Module这一步是告诉Vivado当前以哪个RM作为活动模块来进行布局布线。在实现流程中Vivado会对每个RM分别进行布局布线最后生成一个完整的静态bit文件和多个动态bit文件每个RM对应一个。这个过程比普通工程慢很多因为相当于要布局布线多次。如果你有3个RM就是1次静态布局 3次动态布局时间至少是普通工程的3倍以上做好心理准备。第六步生成DFX比特流实现完成之后选择Generate Bitstream。Vivado会弹出一个界面问你要生成哪几个配置默认是生成所有RM对应的bit文件。输出文件在output目录下你会看到类似这样的文件top.bit # 静态完整bit top_rp_led_rm_led_blink_partial.bit # RM1的部分bit top_rp_led_rm_led_off_partial.bit # RM2的部分bit文件大小对比就能看出差距完整bit可能几十MB部分bit只有几MB。3.3 动态重配置的Host侧驱动从bit文件到ICAP加载ICAP接口Internal Configuration Access Port是FPGA内部访问配置寄存器的接口用来加载部分bit。在裸机环境下你可以通过AXI接口连接一个ICAPE2原语然后往里面写配置数据完成重配置。SDK或者Vitis里写重配置驱动的流程大概是这样的#include xil_io.h #include xstatus.h #define ICAP_BASEADDR XPAR_AXI_ICAP_0_BASEADDR void icap_init(void) { // 设备初始化代码 } int load_partial_bit(u32 *data, u32 size) { // 写入IPROG命令然后逐word将bit数据写到ICAP的FIFO Xil_Out32(ICAP_BASEADDR 0x00, 0xFFFFFFFF); // 同步字 // 循环写数据... // 写CRC校验 return XST_SUCCESS; }从Zynq或者MPSoC的ARM核去控制流程类似区别在于要通过PCAP接口Processor Configuration Access Port来加载DevC这个外设里提供了相关寄存器。Linux下驱动一般会重写但原理还是那个原理。这里我额外提醒一句很多教程直接把bit文件放在文件系统里通过read函数读出来然后写到PCAP的FIFO。但要注意字节顺序问题PCAP接口的字节序和普通AXI不一样很多新手在这里卡了一天。解决方法是直接用xilfpga这类库函数它已经处理好了字节序和时序问题。3.4 真正的问题重配置时RM之间怎么衔接两个RM切换静态区域怎么知道RM已经换好了RM之间怎么协调这不是bit加载完就自动解决的。重配置完成握手是我在做实际工程时最容易被忽视的环节。方案一般是静态区域给RM发一个reset信号让RM内部所有状态清零。触发ICAP加载部分bit。加载完成信号ICAP的Done信号或者从状态寄存器轮询拉高。静态区域拉高start信号RM开始正常工作。这个流程中最容易踩的坑有两个第一个是RM内部的状态机如果启动时有上电随机状态必须靠reset信号保证初始状态确定第二个是RM的输出端口在重配置期间是高阻态还是保持态取决于你的约束设置建议在Pblock约束里加上set_property HD.RECONFIGURABLE true相关的规则确保重配置期间的输出行为符合你的预期。如果RM之间需要传递数据比如模式A采集完一批数据要交给模式B处理数据不能放在RM的寄存器里因为重配置一下就全没了。必须放在静态区域的BRAM或者DRR里通过接口在RM和静态区域之间传递地址和数据。4. 工具链的坑Vivado版本选择与DFX兼容性4.1 版本差异2019.1是个分水岭Xilinx在2019.1版本里对Partial Reconfiguration做了一次大的重构名字从PR改成了DFX而且整个流程和约束体系都变了。2019.1之前的PR流程用的是传统的partition定义方式Vivado里你需要手动设置HD.PARTITION属性。2019.1之后的DFX流程用create_partition和set_partition_mode命令约束文件也从传统的partition.xdc改成了DFX专用的约束体系。这意味着你在CSDN或者论坛上看到的很多老教程尤其是2018、2017版本的里面的操作路径和命令已经不对了。如果你用2020版本以上的Vivado按老教程操作会发现菜单都不一样照着来百分百卡住。建议认准DFX这个关键词来搜教程搜Partial Reconfiguration会带出来很多2019版本前的过期内容。另外DFX功能在2020.1到2023.1这几个版本的稳定性和易用性有明显提升DW设计向导的UI和报错信息也友好很多。如果项目是从零开始我建议直接用较新的稳定版本比如2022.2之后的不要太追新2024.1这类刚发布的版本偶尔会有些不稳定的边边角角。4.2 综合策略对DFX的影响Vivado的综合工具Vivado Synthesis是从2015.1版本开始引入的新流程到了DFX时代有一些特殊要求。第一综合时必须开启-mode out_of_context。所谓OOC模式是指每个RM单独综合不和其他模块做顶层trimming优化这样保证每个RM的网表是完整的布局布线时才不会被优化掉关键逻辑。这个选项一般在DFX向导里会自动化处理但如果你手工加IP或者修改综合设置要确保OOC模式没有被动关闭。第二每个RM的时序约束保持一致。RM的时钟约束、输入输出延迟必须在所有RM里保持一致。如果RM_A的时钟是100MHzRM_B的时钟是200MHz这种不一致会极大增加布局布线的难度甚至直接导致实现失败。实际工程中我建议动态区域的时钟频率在所有RM中保持一致哪怕某个RM不需要200MHz也可以把时钟树建到200MHz让布局布线器的工作更简单。第三综合时关闭资源回收。Xilinx综合工具默认会做寄存器重定时retiming和资源重组resource sharing这些优化在DFX模式下有时会引入跨RM的时序依赖。如果你在实现阶段遇到奇怪的时序问题可以在综合选项里关闭这些优化项试试。4.3 Tcl命令DFX脚本化自动化的关键DFX流程如果做多轮迭代全部用GUI点来点去很折磨人。我建议至少把以下核心Tcl命令掌握# 创建DFX partition create_partition -name rp_led -top inst_rp_led # 指定RM对应的网表 set_partition_mode -rp rp_led -mode active -module rm_led_blink # 设置活动RM用于当前的综合/实现 set_property HD.RECONFIGURABLE true [get_cells inst_rp_led] # 添加Pblock约束 create_pblock pblock_rp_led add_cells_to_pblock pblock_rp_led [get_cells inst_rp_led] resize_pblock pblock_rp_led -add {SLICE_X20Y40 SLICE_X39Y79}注意resize_pblock的参数那个坐标是对应实际芯片上的SLICE坐标不同芯片坐标范围不同用GUI里的Floorplanning拖拽生成最稳妥手写坐标容易写错。自动化流程中每次切换活动RM后要重新运行synth_design和place_design、route_design。这意味着一个3 RM的DFX工程完整跑一遍实现就是3轮布局布线整个流程可能在普通服务器上要跑几个小时。用CI/CD做夜间构建是个好习惯白天省下时间改代码。5. 常见问题与排错我踩过的坑合集5.1 “Partition Pin”错误接口不匹配报错现象ERROR: [DRC LUTLP-1] LUTLP-1: The following 1 LUT cells have an invalid LOC because they are placed inside an ungated clock region...或者类似的DIAGRAM检查错误。原因RM和静态区域之间的接口逻辑Vivado会自动生成一组叫Partition Pin的缓冲器类似LUT1或者BUFGCE它们的作用是隔离静态逻辑和动态逻辑。如果RM接口位宽不对或者某根信号没接到Module上Partition Pin的生成就会失败。排查思路确认所有RM的端口名字是否完全一致不看位宽先看名字。确认端口顺序是否一致Verilog例化时建议用名字例化不要用位置例化。打开Report Partition Checks看有没有接口不匹配的警告。解决方案把不一致的端口名改掉重新综合。不要试图通过约束跳过去这是DFX的底层假设违反它后面必然出问题。5.2 Pblock约束冲突资源不足或布线拥塞报错现象ERROR: [Place 30-690] Placer failed to place the design或者ERROR: [Route 35-139] Router encountered an error...原因Pblock划分区域太小放的模块太大布局布线跑不动或者Pblock位置和静态区域模块的物理位置冲突导致局部布线拥塞。排查思路Pblock占用的资源里LUT和FF的利用率是否接近100%如果超过了90%基本可以断定是区域太小需要扩大。打开Floorplanning视图看Pblock范围里有没有被静态区域占用的资源。静态逻辑和动态逻辑的资源不能重叠如果重叠了布局器只能在剩余空间里压缩必然失败。检查时钟区域Pblock是否跨了多个clock region跨是可以的但如果跨的太多而且多个RM都在用时序收敛会很难。解决方案把Pblock扩大一些优先向左右两侧扩展因为宽的Pblock对布线更友好。调整Pblock位置避免覆盖BRAM、DSP、GT等硬核资源。如果几个RM的资源需求差异大可以对每个RM单独画PblockVivado支持per-RM的Pblock设置。5.3 重配置后功能异常Reset和初始化问题现象部分bit加载成功后静态区域工作正常但动态区域的功能不对或者偶发异常。原因绝大多数情况下不是bit文件本身的问题而是RM内部的寄存器初始状态不确定。FPGA上电时所有寄存器清零但DFX重配置时RM内部寄存器不会自动清零它会保留上一次RM留下的状态。如果新RM的逻辑依赖这些状态启动就会出现不可预测行为。排查思路用ILAIntegrated Logic Analyzer集成逻辑分析仪观察RM的关键信号看它是处于什么状态。检查静态区域是否在重配置完成后对RM发出了复位信号以及复位时序是否正确。解决方案在加载部分bit之前先通过静态区域给RM的所有输出寄存器手动写一个确定值。加载完成后必须等Done信号拉高再释放复位信号这个时序关系一定不能反。如果可能在RM的接口上加入一个valid/ready握手信号由静态区域做仲裁确保RM之间不会互相干扰。我在一个实际项目中就吃过这个亏模式A和模式B共用一组静态区域的计数器切换时忘了复位计数器模式B一开始工作就基于模式A留下的中间值结果前几十个周期输出全是错的。后来加上握手和复位流程问题立刻消失。5.4 在线调试ILA在DFX工程中怎么用DFX工程中使用ILA有个特殊之处ILA可以放在静态区域也可以放在动态区域。放在静态区域里的ILA重配置后依然存在可以持续观测放在动态区域里的ILA会随着RM切换而消失你需要在每个RM里都例化一份ILA才能持续调试。实际项目中我建议把调试核心放在静态区域的ILA上观察RM的输入输出接口信号这样不管切换哪个RM观测点都稳定存在。如果要深入RM内部那就只能在每个RM里单独加ILA然后分别为每个RM做一次实现、抓一次波形。这个工作量很大所以DFX项目的调试效率普遍比普通工程低要做好心理准备。另外用Vivado的Hardware Manager加载部分bit其实非常方便Hardware Manager的界面里可以直接选择加载partial bit文件不需要写代码。在原型验证阶段可以先手动切换几个RM确认功能正常再写Host侧的驱动代码。5.5 其他容易忽略的细节仿真支持DFX工程可以进行功能仿真Vivado的xsim支持在仿真中切换RM。但我试过几次体验一般建议仿真阶段先不要管DFX把每个RM单独作为独立模块仿真重点验证功能行为DFX的重配置机制放到板级验证阶段再测。功耗问题动态区域在重配置瞬间会有瞬态电流波动板级电源设计时要留足裕量。我就遇到过重配置时电压跌落触发欠压保护板卡直接重启排查了半天才发现是电源余量不够。多动态区域一个DFX工程可以支持多个独立动态区域每个区域有自己的Pblock和RM集合。但工程复杂度会指数级上升新手千万不要一上来就搞多区域DFX先把单区域跑通再逐步扩展。6. 我的一些实操体会把DFX从“会用向导”到“能上产品”这个过程我走了快半年。回想起来有几个核心认知是花了很长时间才真正建立起来的。第一DFX不是万能的。它解决的是“不同功能分时复用同一块硬件”的问题但它不解决“同时需要所有功能”的问题。如果两个模式在同一时间都需要运行DFX帮不了你那是资源规划的问题。DFX最适合的场景就是模式之间互斥、切换不频繁、切换时外部接口不能断这三个条件同时满足。第二接口设计决定成败。DFX工程里最痛苦的往往不是DFX本身而是你为了DFX做的接口规范端口列表固定、协议固定、时序固定。这个接口规范一旦定下来后面想改就很痛苦——你要同步改静态区域逻辑和所有RM。所以做DFX之前一定要花足够的时间在设计接口上宁可多花两周把接口定义清楚也不要后面来回改。第三工具链的配合很关键。Vivado的DFX流程图谱里每个版本的逻辑结构都在变化2019.1之前的PR和现在的DFX完全是两套体系。如果你拿到一个2017年的工程别想着直接升级到2022基本上重做比迁移省时间。如果你是新项目选一个较新的稳定版本一口气把DFX流程跑通。第四团队协作需要额外纪律。DFX工程的代码版本管理比普通工程严格得多静态区域代码和RM代码要分开管理因为静态区域的改动会影响所有RM的重新布局布线。我建议整个团队用分支策略静态区域一个分支每个RM一个分支合并时严格遵守接口规范同时在CI里加上Report Partition Checks的自动化检查。对了最后补充一个小技巧如果你在做多RM切换而且切换频率很低比如几天一次可以不考虑加载速率优化但如果切换频繁可以使用PROC_SYS_RESET和AXI_HP接口配合PCAP做高速加载实测可以在几十毫秒内完成一次切换。如果这是你的应用场景建议从一开始就把这个通路设计进去不然后期加会很痛苦。DFX这套技术确实不简单但它带来的收益在正确场景下是巨大的。希望这篇内容能帮你少走一些弯路把FPGA玩得更灵活。