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简介:
影响ADC SNR的几个因素
确定采样时钟抖动
时钟输入抖动
确定正确的整合下限
设置正确的整合上限
简介:
主要关注时钟抖动对ADC性能的影响。主要是受项目中发现FPGA的输出时钟作为参考时钟,ADC在204B时锁不住。
影响ADC SNR的几个因素
有几个因素会限制 ADC 的 SNR,例如:量化噪声(管线式转换器中一般不明显)、热噪声(其在低输入频率下限制 SNR),以及时钟抖动(SNRJitter)(请参见下面方程式 1)。SNRJitter 部分受到输入频率 fIN(取决于 Nyquist 区域)的限制,同时受总时钟抖动量 tJitter 的限制,其计算方法如下
同时这个公式也作为系统的SNR计算公司。
正如我们预计的那样,利用固定数量的时钟抖动,SNR 随输入频率上升而下降。图 4 描述了这种现象,其显示了 400 fs 固定时钟抖动时一个 14 位管