【FPGA必知必会】（二）7系列的配置（一）

配置概述

7系列FPGA是通过将bitstream下载到内存中来实现配置的。

既可以通过外部非易失性存储器加载，也可以通过微处理器、DSP处理器、微控制器、PC或者板级测试仪进行加载。

有两种通用的配置路径，一种是串行数据路径，用于减少对器件引脚的需求；第二种是通过8bit、16bit或32bit的数据路径，用于高性能或访问或链接行业标准接口，非常适合像处理器或者x8或x16并行Falsh的外部数据源。

配置接口

配置模式

通过专用模式输入引脚M[2:0]进行选择。

配置管脚

按照常用的 Mataer SPI 模式为例进行说明。其他模式参考UG470 P18.

Pin Name	Bank	Master SPI	definition
CFGBVS	0	CFGBVS	In，配置Banks电压选择 CFGBVS决定了I/O电压操作范围和电压容限。根据Bank电压要求将CFGBVS接高或接低。如果Bank0的VCCO_0电源供电为2.5V或3.3V，则CFGBVS引脚必须接高（即连接到 VCCO_0）。只有当Bank0 的 VCCO_0 电源供电小于或等于 1.8V 时，才将 CFGBVS 接低（即连接到 GND）。如果在配置期间使用，则Bank14和Bank15应与Bank0 的 VCCO 电平匹配。
M[2:0]	0	M[2:0]=001	In，配置模式选择将此管脚直接相连，或者通过一个小于1kΩ的电阻连接到VCCO_0或GND
TCK	0	TCK	In，JTAG测试时钟
TMS	0	TMS	In，JTAG测试模式选择
TDI	0	TDI	In，JTAG测试数据输入
TDO	0	TDO	Out，JTAG测试数据输出
PROGRAM_B	0	PROGRAM_B	In，下载拉低表示复位配置逻辑，将此管脚通过≤4.7KΩ的上拉电阻连接到VCCO_0确保稳定输入。可以通过按键将其拉低来重新加载配置文件。
INIT_B	0	INIT_B	Inout，初始化为低时表示FPGA正在初始化或者配置错误。将此管脚通过≤4.7KΩ的上拉电阻连接到VCCO_0确保稳定输入。
DONE	0	DONE	Inout，加载完成为高时表示配置文件加载完成。
CCLK	0	CCLK	Inout，配置时钟与Flash的CLK相连接
PUDC_B	14	PUDC_B	In，配置期间上拉选择为低时，I/O管脚的内部上拉电阻使能。为高时，I/O管脚的内部上拉电阻失能。将此管脚通过≤1KΩ的电阻连接到VCCO_14或GND确保稳定输入。
EMCCLK	14	EMCCLK	In，外部主配置时钟可选
FCS_B	14	FCS_B	Out，Flash片选
D00_MOSI	14	MOSI/D00	Flash数据
D01_DIN	14	DIN/D01	Flash数据
D02	14	D02	Flash数据
D03	14	D03	Flash数据

配置Bank电压选择

配置时，必须将CFGBVS管脚拉高或拉低，用于确定Bank0的I/O电压，以及Bank14和15的多功能管脚的电压。

当 CFGBVS 引脚为高电平时（例如连接到 3.3V 或 2.5V 的 VCCO_0 电源），Bank 0 的配置和 JTAG I/O 在配置期间和配置后支持 3.3V 或 2.5V 的操作。当 CFGBVS 引脚为低电平时（例如连接到 GND），Bank 0 的 I/O 支持 1.8V 或 1.5V 的操作。不支持 1.2V 的配置。